关于FPGA中LUT设计实现的简介

简介：
本文档提供对现场可编程门阵列（FPGA）中的查找表（LUT）设计与实现方法的概述。内容涵盖LUT基本原理、应用及优化策略。 在FPGA（现场可编程门阵列）中实现逻辑的基本单元是查找表（LUT），而不是基本的门电路。当前的FPGA架构下，单一逻辑元件或Cell通常能够支持至少4输入查找表的功能。 一个4输入查找表可以被视为具有4位地址和1位数据的存储器，因此它可以存储16比特的数据。这也是为什么LUT能被用来构建分布式RAM的原因之一。 如果要实现一个6输入、1输出的多路复用器（MUX），可以通过级联两个4输入查找表来完成，或者直接使用一片完整的6输入查找表。两片4输入查找表总共可以存储32比特的数据，而一片完整的6输入查找表则能存储64比特；如果采用一个容量为64比特的6输入查找表实现需要16比特数据的逻辑功能，则会浪费75%的存储空间。由此看来，在面积利用率方面，使用较少输入数量的查找表来构建较大输入需求的功能是更有优势的选择。 然而，仅考虑面积利用效率并不全面，还必须考虑到时序和布线资源的问题。如果按照“输入越少、面积利用率越高”的逻辑推断，则2输入查找表似乎更具有竞争优势；但事实上，大多数FPGA厂商并未提供这种基本单元的选项。原因在于：假如使用2输入LUT作为基础构建模块，在实际应用中几乎所有的复杂逻辑都需要通过多个查找表级联来完成——而这一过程将大大增加对布线资源的需求，并且可能会导致严重的时序问题。 因此，选择什么样的输入数量作为最基础的查找表是一个非常重要的设计考量。目前在大多数通用FPGA架构里，4输入LUT因其较好的面积使用效率和扩展性被广泛采用；而在更复杂的高端或专业用途FPGA中，则可能同时提供3输入及4输入等多种类型混合使用的解决方案。