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Logisim设计了一个基于MIPS多周期微指令CPU（包含8条指令）的架构。

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简介：
通过对华中科技大学Logisim实验的实施，深入学习了计算机组成原理课程，并专注于多周期微指令（8指令）CPU设计的实践。这一设计过程涵盖了电路的详细构建，最终成果能够直接运行，同时也可以在酷的网上进行闯关游戏体验。

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  • Logisim中MIPS多周期微指令CPU（含8条指令）的设计
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    本项目在Logisim环境中设计并实现了包含八条基本指令的MIPS多周期处理器。通过详细规划和构建数据通路及控制单元，确保了指令的有效执行与优化性能。 在华中科技大学的Logisim实验中，我们完成了计算机组成原理课程中的多周期微指令（8指令）CPU设计任务，并实现了电路的设计。该设计可以直接运行，也可以在网上进行闯关练习。
     
  • 多周期CPU的54条MIPS指令
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    本文探讨了在多周期CPU架构中实现54条MIPS标准指令的方法，深入分析每条指令的执行流程和硬件设计需求。 本科生计算机组成原理课程的大作业使用了Xilinx N4开发板，在实验过程中实现了包含54条指令的多周期MIPS指令集CPU的设计。
     
  • 基于ISE的12条MIPS指令多周期CPU设计
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    本项目基于Xilinx ISE开发环境，实现了一个能够执行12条基本MIPS指令的多周期CPU设计。通过Verilog硬件描述语言编写模块化代码，优化了处理器的数据通路和控制逻辑，实现了包括取指、译码、执行等核心功能。 12条MIPS指令多周期CPU设计【ISE实现】
     
  • MIPS单周期CPU设计（含24条指令）(HUST)
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    本项目为华中科技大学课程作业，设计并实现了一个支持24条基本指令的MIPS单周期CPU，涵盖取指、译码、执行等核心过程。 让学生熟悉中断软硬协同的机制，并能够设计支持多级嵌套中断的单周期MIPS CPU。 为单周期MIPS增加单级中断机制，可以支持1、2、3共三个按键中断事件，其中断优先级依次是1 < 2 < 3。当CPU执行中断服务程序时不会被其他中断请求打断。
     
  • 单周期CPU的31条MIPS指令
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    本项目详细介绍并实现了一个能够执行31条基本MIPS指令的单周期CPU设计。通过Verilog硬件描述语言编程，展示了数据路径、控制单元及寄存器组的具体构造方法。 本科生计算机组成原理课程大作业使用Xilinx N4开发板实验实现31条MIPS指令单周期CPU，该设计可以通过前仿真但不能下载到硬件板上运行，具体原因尚未查明。
     
  • MIPS单周期CPU的设计与实现（包含12条指令）
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    本项目设计并实现了支持12条基本指令的MIPS单周期CPU，涵盖数据处理、寄存器操作及I/O控制等功能。通过Verilog硬件描述语言构建，具备较高的执行效率和简洁性，在计算机架构学习中具有重要实践意义。 本段落将深入探讨如何设计并实现一个基于MIPS架构的单周期CPU，并支持12条基本指令：算术运算、逻辑运算、内存访问及分支跳转。重点在于使用Verilog语言进行硬件描述，以及在Xilinx Vivado 2023.2集成开发环境中完成验证。 MIPS（Microprocessor without Interlocked Pipeline Stages）是一种精简指令集计算机架构，以其高效简洁的设计著称。单周期CPU是指所有指令在一个时钟周期内执行完毕的处理器类型，简化了设计但可能限制性能表现。 本段落将实现以下12条基本指令： 1. **ADD**：两个寄存器操作数相加，结果存储在目标寄存器中。 2. **SUB**：两个寄存器操作数相减，结果同样存储于目标寄存器内。 3. **AND**：执行按位与运算，并将两操作数的计算结果保存到目标寄存器里。 4. **OR**：进行按位或运算，其结果亦被放置在目标寄存器中。 5. **ADDI**：立即数和寄存器操作数相加后存储于目标寄存器内。 6. **ANDI**：执行立即数与寄存器操作数的按位与运算，并将结果保存至目标寄存器。 7. **ORI**：进行立即数与寄存器的操作数据之间的按位或运算，最终把计算结果放入目标寄存器中。 8. **LW**：从内存加载数据到指定的寄存器。 9. **SW**：将特定寄存器中的内容写入内存地址中去。 10. **BEQ**：若两个操作数相等，则跳转至程序代码内的新地址继续执行。 11. **BNE**：如果两操作数不相同，就会发生无条件的指令分支转向新的目标位置。 12. **J**：直接跳转到指定的目标地址。 在Verilog中，我们需要定义包括寄存器文件、ALU（算术逻辑单元）、控制单元、数据存储器和总线接口在内的各种模块。这些组件协同工作以执行上述指令集。例如，控制单元根据接收到的编码来生成适当的信号，并指挥ALU进行正确的运算操作；同时负责管理数据在内存与寄存器之间的传输。 使用Vivado工具时，我们需要建立项目、添加源代码及配置硬件资源（如时钟），然后经过综合和实现阶段最终得到比特流文件。通过硬件仿真技术可以验证CPU是否能准确执行测试用例中的指令序列。 单周期CPU设计面临的挑战是如何在单一的时钟脉冲内完成所有操作，这通常需要精心规划数据路径与控制逻辑的设计。例如，在处理过程中可能需要用到多个寄存器以同时准备运算数、计算结果以及存储输出值；此外还需快速响应不同类型指令，并生成正确的控制信号。 借助Vivado工具中的波形仿真功能可以观察CPU执行不同种类的指令时内部状态的变化情况，确保其行为符合预期。若发现存在问题，则需对Verilog代码进行调试和优化处理以解决潜在同步或逻辑错误问题。 综上所述，设计并实现一个MIPS单周期CPU需要理解指令集架构、掌握Verilog硬件描述语言以及熟练使用Vivado开发环境等技能；这一过程充满挑战却也极具成就感，能够见证从编程到实际运行的硬件系统转化。
     
  • MIPS单周期与多周期微程序CPU的24条指令.rar
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    本资源包含MIPS架构下的24条基本指令，并提供单周期及多周期两种实现方式的详细设计文档和微程序代码，适用于计算机体系结构课程学习。 这段文字描述了一个课程设计文档的内容。该文档包含一个.circ文件，其中有两个CPU的设计：一个是单周期的8条指令CPU以及多周期微程序地址转移；另一个是24条指令的多周期CPU及其控制信号表和微程序地址转移表格。此外，还包括相关的.jar文件和其他必要的支持材料。 文中提到的所有内容都是为了展示不同类型的处理器设计，并提供详细的控制逻辑描述以便于理解和分析。这些文档有助于学习者更好地理解计算机体系结构中的单周期与多周期CPU的工作原理以及它们之间的区别。
     
  • 基于 Verilog 的单周期 MIPS CPU 设计（支持42条指令）
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    本项目设计并实现了一个基于Verilog语言的单周期MIPS处理器，能够执行包括算术、逻辑和控制转移在内的42种不同指令。 实验内容（ISA2新增3条指令） - 使用硬件描述语言（Verilog）设计MIPS CPU，支持以下指令集： - ISA1 = {ADD/ADDU/SUB/SUBU/SLL/SRL/SRA/SLLV/SRLV/SRAV/AND/OR/XOR/NOR/SLT/SLTU/ADDI/ADDIU/ANDI/ORI/XORI/LUI/SLTI/SLTIU/LB/LBU/LH/LHU/LW/SB/SH/SW/BEQ/BNE/BGEZ/BGTZ/BLEZ/BLTZ/J/JAL/JR/JALR}，共42条指令。 - ISA2 = {add, sub, addu, subu, addi, ori, lui, and, andi, or,nor，slt, sltu, sll, srl,sllv,srlv,lw,sw,beq,bne,j,jal,jr}，共24条指令。 - 使用仿真软件Modelsim对存在数据冒险和控制冒险的汇编程序进行仿真实验。实验文件包含源代码以及详细的实验报告。
     
  • 头歌-计组-MIPS单周期CPU设计（含24条指令）(HUST)
    优质
    本项目是基于MIPS架构设计的单周期CPU课程作业，涵盖24条核心指令，适用于华中科技大学计算机组成原理教学。通过实践操作加深对计算机体系结构的理解与掌握。 头歌-计组-MIPS单周期CPU设计（24条指令），免费且无需积分。
     
  • 基于单周期的MIPS指令集CPU设计.zip
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    本项目为一个基于单周期数据路径的MIPS指令集CPU的设计与实现。通过Verilog硬件描述语言编写，涵盖指令解码、执行及寄存器文件操作等核心模块。 单周期MIPS CPU设计涉及的数据路径相对简单，但时序设计则需要仔细考虑。 项目依赖：Modelsime环境变量。 操作步骤： 1. 进入你的工作目录； 2. 使用命令行克隆代码库：`git clone git@github.com:yceachanSingle-Cycle-MIPS.git` 3. 切换到新建的文件夹中： `cd .Sigle-Cycle-MIPS` 4. 启动仿真，运行`.sim.bat` 工程结构包括： - `.rtl`: 用于存放RTL设计文件 - `.tb` : 包含测试平台代码 - `.sim.bat`: 执行Modelsime并启动仿真脚本的批处理文件 - `.sim.do`: Modelsim仿真的具体脚本 在单周期CPU中，所有操作必须在一个时钟周期内完成。其中，存储部件（如寄存器和内存）的读写是关键的设计考虑因素。 根据南京大学实验推荐，在设计单周期CPU时序时需要特别注意这些方面。