本文档为AD6688高速模数转换器的调试过程记录，详细记载了调试方法、步骤及遇到的问题和解决方案。
文档“高速AD_AD6688调试记录.docx”主要涉及使用高性能ADC（模拟到数字转换器）AD6688及其与射频直接采样以及FPGA集成的调试过程。以下是对关键知识点的详细解释：
1. **全带宽模式**：在该模式下，AD6688能够采集高频信号，但文档指出只有7位数据是有效的。这可能导致数据质量下降，因此需要采用其他策略来改善。
2. **DDC（数字下变频）模块**：为克服全带宽模式的限制，在调试过程中使用了DDC模块。通过fs4中频(IF)模式、选择HB1滤波器且不进行抽取操作，并启用复数到实数转换，可以提高数据的有效性并处理不同频率的输入信号。
3. **Lane速率和FPGA配置**：
- Lane Rate是JESD204B接口中的单个lane的数据传输速率。根据不同的通道使用情况，Lane Rate可为12Gbps或6Gbps，对应于FPGA JESD工作时钟分别为300MHz和150MHz。
- Xilinx的LogiCORE IP JESD204 core支持从1 Gbs到12.5 Gbs的Line Rates。
4. **调试总结**：
- 在DDC模式下，增加6dB增益会同时提升底噪和信号质量。因为增益操作是在数字域进行。
- N设置是虚拟转换器的分辨率；尽管AD6688的分辨率为14位，在DDC之后实际读取的数据量由N决定。
- 在全带宽模式下，使用两个通道时，Both real (I) and complex (Q) selected意味着启用两个通道。若选择Chip Q ignore，则B通道无效。
- 当Lane Rate为12Gbps时，FPGA的GTH_REF_CLK应设置为300MHz；然而这可能因时序约束产生PULSE WIDTH警告，建议调整时钟或Line Rate以消除警告。
- 在Test模式下启用DDC需要同时开启其测试功能。
- 杂散分析表明PDF频率选择影响近端杂散。在20MHz PDF频率下±10MHz处存在杂散；提升到100MHz可减少近端杂散，但可能产生新的杂散。
总的来说，调试过程涵盖了高速ADC的复杂操作，包括工作模式的选择、DDC的应用、FPGA配置及信号质量优化等关键技术点。通过这些经验可以更好地理解和改进高速AD系统以实现高效精确的数据处理。
5星
