本资源包含FPGA I2C EEPROM读写的Verilog代码与Quartus项目文件，并附有详细的文档说明，便于用户快速理解和应用。
FPGA读写i2c_eeprom的Verilog逻辑源码及Quartus工程文件包含文档说明。EEPROM型号为24LC04，所用FPGA型号为Cyclone4E系列中的EP4CE6F17C8，使用的是Quartus版本17.1。
以下是模块i2c_eeprom_test的Verilog代码定义：
```verilog
module i2c_eeprom_test(
input clk,
input rst_n,
input key1,
inout i2c_sda,
inout i2c_scl,
output [5:0] seg_sel,
output [7:0] seg_data);
localparam S_IDLE = 0;
localparam S_READ = 1;
localparam S_WAIT = 2;
localparam S_WRITE = 3;
reg[3:0] state;
wire button_negedge;
reg[7:0] read_data;
reg[31:0] timer;
wire scl_pad_i, scl_pad_o, scl_padoen_o, sda_pad_i, sda_pad_o, sda_padoen_o;
reg[ 7:0] i2c_slave_dev_addr;
reg[15:0] i2c_slave_reg_addr;
reg[ 7:0] i2c_write_data;
reg i2c_read_req;
wire i2c_read_req_ack;
reg i2c_write_req;
wire i2c_write_req_ack;
wire[7:0] i2c_read_data;
ax_debounce ax_debounce_m0(
.clk (clk),
.rst (~rst_n),
.button_in (key1));
seg_decoder seg_decoder_m0(
.bin_data (read_data[3:0]),
.seg_data (seg_data_0));
seg_decoder seg_decoder_m1(
.bin_data (read_data[7:4]),
.seg_data (seg_data_1));
wire [6:0] seg_data_0, seg_data_1;
seg_scan seg_scan_m0(
.clk (clk),
.rst_n(rst_n),
.seg_sel(seg_sel),
.seg_data(seg_data));
always@(posedge clk or negedge rst_n)
begin
if (!rst_n) begin
state <= S_IDLE;
i2c_write_req <= 0;
read_data <= 8h00;
timer <= 32d0;
i2c_write_data <= 8d0;
i2c_slave_reg_addr <= 16d0;
i2c_slave_dev_addr <= 8ha0;//默认地址为‘000’，写操作
end else begin
// 具体状态机逻辑及信号处理代码省略
end
end
```
该模块实现了一个基于FPGA的IIC EEPROM读写的控制电路。它通过按键启动EEPROM的操作，并将从EEPROM中读取的数据在数码管上显示出来，具体的状态转移和操作过程由always块中的状态机逻辑完成。
注意：以上代码仅展示部分关键定义及结构框架，在实际应用时还需完整实现各个子模块的详细功能以及完整的状态机控制流程。
5星
