
用于生成Verilog Testbench的Perl脚本
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简介:
这是一款利用Perl语言编写的自动化工具,专门用于自动生成高效的Verilog硬件描述语言测试平台(Testbench),极大地提高了验证设计的效率和准确性。
以后不需要再手写Testbench了,直接使用这个工具即可。输入你的Verilog源码后,它会自动生成可测试的Testbench。
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简介:
这是一款利用Perl语言编写的自动化工具,专门用于自动生成高效的Verilog硬件描述语言测试平台(Testbench),极大地提高了验证设计的效率和准确性。
以后不需要再手写Testbench了,直接使用这个工具即可。输入你的Verilog源码后,它会自动生成可测试的Testbench。


