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该CPU verilog设计和仿真代码，能够处理异常情况和中断。

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简介：
该设计包含了能够处理异常和中断的MIPS单周期CPU，并对其进行了扩展，加入了cause、epc和status寄存器。此外，它还具备处理算术溢出异常以及支持非嵌套中断的功能。同时，该实现还包含了mtc0、mfc0和eret指令的支持，从而增强了CPU的整体性能和功能性。

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