本项目专注于基于VHDL语言的数字时钟系统设计与实现，涵盖了计时、显示和校准等功能模块。通过详细编程及仿真验证，旨在为电子设计自动化领域提供高效解决方案。
采用VHDL语言模块化设计方法，并附上GDF格式的顶层图与COUNT时钟计数主模块接线图。
技术要求：
1. 设计一个十二进制数字钟，能够显示小时、分钟及秒，并支持对时间和分钟进行快速校正以及清零秒钟。
2. 具备整点报时功能，在59分56秒开始每秒发出一次提示音直至00分00秒为整点报时。整点的响铃频率与其他几声不同。
3. 数码显示部分采用动态扫描方式，能够指示钟驱动信号LIGHT[0]的频率，并要求计数器模块支持异步清零。
模块划分：
底层模块包括：小时控制（24进制）、分钟和秒控制（60进制）及响铃控制、时间设定与响铃门控功能。顶层模块则为整合上述各部分形成整体设计架构的主框架。
器件型号可选用Altera公司的FLEX10K系列中的FPGA芯片如20TC144－4或Lattice公司的ISPSI1032－70LJ80等产品。
5星
