本实验报告为北京邮电大学大二下学期数字电路课程中使用VHDL语言编写的实践文档，涵盖了多种逻辑电路的设计与验证过程。
1. 设计并实现一个半加器的逻辑门电路，并通过仿真验证其功能；同时生成一个新的半加器图形模块单元。
2. 使用实验内容1中创建的半加器模块以及额外的逻辑门设计出全加器，完成仿真实验验证后将其下载到实验板进行测试。要求使用拨码开关来设定输入信号，并利用发光二极管显示输出结果。
3. 运用74LS138 三线-八线译码器及附加逻辑门实现函数F的设计方案；通过仿真模拟证明其正确性并将其下载到实验板上进行测试。需要使用拨码开关来设定输入信号，并利用发光二极管显示输出结果。
4. 使用VHDL语言设计一个3位二进制数值比较器，完成仿真实验验证后将其实现的功能下载至实验电路板以供进一步的检测；要求通过拨码开关设置测试数据并用LED指示灯来展示输出信号的结果。
5. 利用VHDL编程实现以下功能模块：4选1的数据选择器、8421编码到格雷编码转换器、举重比赛裁判系统设计、带同步置位和复位的D触发器、具有异步清零功能的四位二进制减法计数电路、具备异步复位特点的八四二一码十进制计数装置、含自启动特性的4比特循环移位寄存器以及受控于外部控制信号端口（‘1’表示开启）的8位二进制存储单元。此外，还需设计一个分频系数为12且输出波形占空比精确到50%的标准分频电路。
在完成各模块的设计和仿真验证后，将它们下载至实验板进行实际测试；要求通过拨码开关与按键来设定各种输入信号，并用发光二极管显示处理后的数据结果。需要注意的是，在这些任务中并非所有都需要最终上传并实现在硬件设备上。
5星
