改进基4 Booth算法与Wallace树结构结合的乘法器设计

简介：
本研究提出了一种将改进的基4 Booth算法与Wallace树结构相结合的新乘法器设计方案，旨在提高运算速度和效率。 本段落旨在设计一个25×18位带符号快速数字乘法器，并采用改进的基4 Booth算法以3位编码产生部分积，优化最低位产生电路以及统一操作扩展各部分积的符号位，从而提高了阵列规则性和减少了芯片面积。此外，利用传输门构建基本压缩器并在此基础上进行高阶压缩器的设计，进而组成Wallace树结构，并将9组部分积压缩为2组，在仅需3级压缩的情况下使关键路径延迟时间降低至8个异或门的延迟水平，从而显著提高了压缩效率和减少了关键路径延时。该设计采用GF 28 nm CMOS工艺进行全定制流程开发，版图面积仅为0.011 2 mm²，在标准电压为1.0 V、温度为25℃的情况下，最高工作时钟频率可达1.0 GHz，系统的功耗频率比为3.52 mW/GHz，并且关键路径延时时间为636 ps，组合逻辑路径旁路寄存器的绝对延迟时间则为1.67 ns。