基于折叠式共源共栅结构的高速CMOS全差分运算放大器设计

简介：
本研究提出了一种采用折叠式共源共栅结构的高速CMOS全差分运算放大器的设计方案，显著提升了电路的速度和性能。 随着数模转换器（DAC）与模数转换器（ADC）的广泛应用，高速运算放大器作为其关键部件受到了越来越多的关注和研究。速度和带宽是模拟集成电路的两个重要指标，而提升速度则受限于运放单位增益带宽及单极点特性间的相互制约；另一方面，直流增益决定了运放在不同频率下的性能表现。在实际应用中需要根据运放的特点在这两项指标上进行折衷考虑。 设计运算放大器时，在较低的电压下实现大转换速率和快速建立时间的同时，还需综合考量其他关键参数如增益与频率特性、共模抑制比（CMRR）以及电源抑制比（PSRR）。常见的主运放结构大致可以分为三种：两级式（TwoStage）、套筒式共源共栅等。