本项目基于FPGA技术实现高效的UDP千兆以太网通信系统，旨在提升数据传输速率和稳定性，适用于高性能网络应用。
基于FPGA的UDP硬件协议栈完全使用SystemVerilog编写，无需CPU介入，并包含独立的MAC模块。该设计支持外部PHY配置，兼容GMII和RGMII模式。
以下是接口定义：
- 输入信号：clk50, rst_n
- 用户模块接口输入：wr_data[7:0], wr_clk, wr_en；输出：wr_full；
- 用户模块接口输出：rd_data[7:0]；输入：rd_clk, rd_en；输出：rd_empty；
- FPGA IP地址配置（local_ipaddr [31:0]），PC IP地址配置（remote_ipaddr [31:0]）及FPGA端口号设置(local_port [15:0])。
- 以太网PHY接口信号包括mdc, mdio (输入/输出)，phy_rst_n，is_link_up；
- 根据定义支持RGMII模式：rx_data[3:0], tx_data[3:0]；或非RGMII模式：rx_data [7:0], tx_data [7:0];
- 输入信号还包括(rx_clk, rx_data_valid)，输出信号为(tx_en)。
5星
