本资源包含基于Verilog HDL编写的信号频率测量模块及其在FPGA上的实现代码和Quartus工程文件，适用于数字电路设计与验证。
Verilog HDL设计信号频率测量模块的FPGA实现使用Quartus工程文件。该设计包括一个等精度频率计模块用于测量被测信号的频率，并采用Cyclone4E系列中的EP4CE10F17C8型号的FPGA，以及版本为18.0的Quartus软件。
定义顶层模块top_cymometer如下：
```verilog
module top_cymometer(
input sys_clk, // 时钟信号
input sys_rst_n, // 复位信号
input clk_fx , // 被测时钟
output clk_out, // 输出时钟
output [5:0] sel, // 数码管位选
output [7:0] seg_led // 数码管段选
);
parameter CLK_FS = 26d500000; // 基准时钟频率值
wire [19:0] data_fx; // 被测信号测量值
// 实例化PLL，生成待测试时钟500Khz
test_pll test_pll_inst (
.inclk0(sys_clk),
.c0(clk_out)
);
// 实例化等精度频率计模块
cymometer #(.CLK_FS(CLK_FS)) u_cymometer(
.clk_fs (sys_clk),
.rst_n (sys_rst_n),
.clk_fx (clk_fx ),
.data_fx (data_fx )
);
// 实例化数码管显示模块seg_led
u_seg_led(
.clk(sys_clk ),
.rst_n(sys_rst_n),
.seg_sel(sel ),
.seg_led(seg_led ),
.data(data_fx ),
.point(6d0 ),
.en (1b1 ),
.sign (1b0 )
);
endmodule
```
以上代码实现了频率测量模块的顶层设计，包括PLL时钟生成、等精度频率计实例化以及数码管显示驱动。
5星
