Verilog时序学习资料（包含源程序和相关文档）。

简介：
“时序”这一概念，最常与“时序图”联系起来，它本质上代表着模块的输出。更准确地说，“时序”指的是模块执行过程的明确体现。在仿真环境中，模块的时序图通常是在理想条件下，即没有任何物理限制的情况下生成的。这些时序图记录了模块在执行过程中最清晰、最干净的状态。这些信息对于对模块进行进一步的“细化”工作至关重要。然而，这些时序图的产生受到Verilog HDL 语言本身的限制。尽管低级建模技巧能够帮助我们满足许多模块设计的需求，但它仍然属于“建模”的底层层次，仅仅是“塑造”模块一个初步的轮廓，并且往往存在粗略之处。这种粗略的描述是否能够充分发挥其潜力？我们需要通过精细化的“细化”过程才能获得最终的结果。完成这一“细化”的过程绝不能草率行事。早期建模阶段必须保留能够进行后续“细化”的必要基础。“此外”，我们还需要更深入地理解和分析每个模块，如果发现存在问题则需要进行调试。总而言之，这些工作要求我们对Verilog HDL 语言的认识和掌握程度提出了更高的标准。“这不再仅仅是了解Verilog HDL 语言的语法如何使用以及如何建立一个模块等表面层面的操作”，而是要进行“深入分析”模块在实际执行过程中所包含的“内部细节”。关于模块运行的所有相关信息，我们只能通过观察“时序图”来获取。“这就是本书笔记命名的最初意图。”