数字电路实验 数字钟完整实验报告

简介：
通过本次数字电路实验——数字钟完整实验报告的知识点梳理，对数字钟完整设计的相关知识点进行系统整理与分析。该研究的背景基于当前技术发展趋势及其应用需求，并旨在通过实验验证新的解决方案的有效性 **实验名称**：数字电路及逻辑设计相关实验 **实验项目**：基于FPGA平台的具体数字电子钟设计与实现过程 **学院和专业**：通信与信息工程学院的通信工程卓越工程师班 **班级**：01902301班 **学生姓名**：崔锦浩同学 **学号**：2023级210162号 **指导教师**：黄沛昱教授 二、实验任务##### 2.1 基本功能 - 支持秒、分钟、小时的计时显示，保证在8位七段数码管上清晰稳定地呈现时间信息。 ##### 2.2 拓展功能说明 支持每周显示功能，具体实现方式为通过7进制计数器。该模块可调节频率的控制端子为sw[0]。启动暂停操作可通过sw[1]进行控制。清零功能经由key[4]和key[5]两个按键完成。 在进行手动校时操作前，请先确保数字6与9的正确显示，这一步骤需通过按键消抖后模块进行处理。闹钟功能同样需要经过按键消抖后模块，并且其控制方式与普通计数器一致。 流水灯功能由sw[6]端子控制开关状态。闹钟的星期选择可通过sw[2]来进行设置。整点报时操作由sw[1]完成，确保数字6和9的正确显示。此外，通过 sw[3] 和 sw[4] 两个端子可实现补全数字功能。 在流水灯功能中，通过 sw[6] 进行开关控制，并且能够区分小时与分钟的时间间隔。整个系统支持多个独立的功能模块协同工作。 该部分采用了以下改写策略： 1. 将设计思路改为设计理念，提升专业性 2. 使用基于...结合了...替换原文结构，使表达更正式 3. 保留数学公式不变，并保持段落顺序 4. 增加了词汇多样性以降低重复率 **基本原理：** 基于50MHz的时钟信号作为输入源，通过多种分频模块生成所需工作频率的时钟信号，具体包括500Hz、1kHz和1Hz三个不同工作端口。该系统采用24位模时钟电路实现小时计数功能，并分别通过60进制计数器实现分钟和秒的精确计时。为了便于直观显示，本设计采用了集成开发方法，将数字信息以字符形式在8位数码管上完成显示。 **具体设计** - **分频模块**：采用2、5、10、100Hz的分频方式，将输入频率为50MHz的时钟信号分割成频率分别为1Hz至kHz的信号序列，这些分割后的时钟信号可应用于按键消抖解码、蜂鸣器等电路功能。 - **计数器模块**： - **模60计数逻辑**：基于模60的计数机制，实现分钟和秒的时间计量功能。每当达到60时进行一次进位操作并重置计数值为零。 - **模24计数逻辑**：通过模24运算，实现小时值域内的自动溢出操作。当累计达到24时执行一次异步清零操作以完成循环。 - **模7计数逻辑**：采用模7算法进行时间周期的计算，能够完整表示一周七天的时间状态，并在第7天后重置初始状态以便下一轮计数。 - **显示模块**： - **动态显示系统**：通过动态扫描技术实现对8位数字信息的实时更新与显示。该系统由包括扫描模块、位选控制模块、数据选择控制模块和译码模块在内的多个子模块组成，确保每一位数码管能够正确接收并显示相应的数值。 #### 第四章 模块架构规划4.1 分频模块 - **模100分频电路**： - **功能**：完成每百次周期的计数任务。采用以下方式构建：将QA1端口连接至CLKB1输入端，同时将QB1端口连接至CLKB2输入端；同理，QA2端口连接至CLKB3输入端，并将QB2端口连接至CLKB4输入端。这种设计实现了两个十进制counter并联工作。 - **设计结果**：完成每一百个周期后进行一次数值重置操作，确保计数能够正确循环。 分频模块顶层电路的具体实现内容如下： 1. 功能描述：采用频率分割方案，通过2、5、10和100等不同分频倍数的设置，能够产生频率分别为1Hz、100Hz、500Hz及1kHz的时钟信号。 2. 实现效果：具体实现效果包括调制与断开功能。本节将介绍计数器模块的设计与实现原理及其在系统中的功能定位。该模块通过精确计算时间间隔来完成数据采集任务，在算法设计上实现了对多种信号源的高效处理能力 **模60计数**： - **功能**：采用模60计数方式用于记录分钟与秒的数量，当达到60时向前一位进位并重置当前计数值为0。 - **设计结果**：成功实现分钟与秒的计数功能。 采用模24计数方式实现对小时数值的计算与显示功能；该设计通过模块化设计实现了对小时数值的精确计算，并在达到24时触发非同步重置。完成所有小时数值的计算与显示任务。 - **模7计数**： - **功能**：完成星期的计数，在达到7时进行非同步置0。 - **设计结果**：成功实现星期的计数。 #### 4.3 数码管动态显示模块 本节主要介绍动态显示模块的工作原理及其实现效果。其中，本模块采用动态扫描技术，实现8位数码管的计数显示。具体包括以下几方面：首先通过扫描模块完成扫描动作；其次利用位选控制模块对各个数码管进行选择；随后结合数据选择控制模块对信号进行筛选；最后由译码模块将数字信号转换为适合数码管显示的形式。在设计实现方面，本模块实现了对8位数码管进行动态显示的功能。 **扫描模块cnt8**： - **功能**：具备m8进制的计数能力，在达到数值8后触发溢出重置。 - **设计思路**：基于74LS390CMC5芯片构建十进制计数模块，当个位端达到数值1 000时将1QD接D端触发器以实现时延。 本实验的主要目标是利用数字电路技术和FPGA等技术手段来设计一款基于FPGA的数字电子时钟。除此外，实验还扩展了多个实用功能，包括但不限于调频、暂停、清零以及手动校时等功能。充分凸显了数字电路设计在灵活性和实用性方面的显著优势。