vivado_软件使用流程.docx

简介：
Vivado软件的应用，在工程设计中进行集成使用，以实现对系统架构的优化和提升项目的效率。一、 建立工程在第1.1步，创建一个项目或系统。有时候：1.2设置工程名字和路径。首先输入工程名称，并指定存储路径；然后勾选创建子目录选项。完成这些设置后，请点击Next按钮继续操作。注意：请确保工程名称与存储路径中不包含中文字符及空格，建议使用字母、数字和下划线来命名工程名称以避免混淆。在 RTL Project 选项中进行选择时，请勾选 Do not specify sources at this time。此设置的作用是避免在创建新项目时手动添加设计源文件。单击 Next 按钮后，请根据所采用的 FPGA 开发平台，在 FPGA 设备选项中选择相应的 FPGA 目标器件。1.4 核查相关数据是否与FPGA设备信息一致。如果确认一致，则完成任务；若有不符，请重新核对数据。1.5呈现出如下的空白Vivado工程界面，并启动新项目的创建。二、工程规划输入设计文件，请您参考下图所示。单击Flow Navigator选项卡中的Project Manager->Add Sources或右侧Sources部分的编辑器窗口打开设计文件导入添加对话框。在2.2步骤中，插入设计文件后，请执行下一步。如果存在已经存在的.vvhd文件，则可以通过Add File项将其导入。在本例中，我们需要新建一个新文件，因此需要选择Create File选项。为了在Create Source File中进行操作，请输入FileName并点击OK。注意：文件名不得包含中文字符和空格。在Define Module界面中出现的IO Port Definition对话框中进行参数设置。首先需要输入设计模块所需的接口端口数量和类型。接着根据具体需求配置相应的防护措施：如果是总线型的，则需要特别处理，选择Bus选项；同时通过MSB和LSB字段设定总线宽度，并完成所有设置后点击OK按钮以确认操作。2.6在创建新的设计文件（如flow_led.v）时，请确保该文件位于Source文件夹中的Design Sources子目录内。双击打开该文档，按照要求配置相应的参数。第三部分 约束条件插入约束文件有两种主要的操作流程：一种是通过Vivado中的planning功能完成；另一种则是直接在Vivado中新建一个XDC格式的约束文件，并通过手动输入相应的约束指令来完成。采用基于IO的规划方案进行项目管理启动Flow Navigator 中Synthesis模块中的Run Synthesis功能，以实现对整个工程的整合。 3.1.2 综合完成后，打开Open Synthesized Design页面并点击打开综合结果按钮。在操作界面中应显示预期的界面布局。如果未显示，请执行以下步骤：首先，在图示位置layout选项卡的右下方选择IO planning并切换至IO ports 一栏；然后，在对应的信号后端指定相应的FPGA管脚编号，并设置IO标准。具体涉及的FPGA约束管脚和电平标准，建议参阅相关设备手册或原理图获取详细信息。操作完成后，单击工具栏中的保存按钮，系统提示生成新XDC文件或选择已有的。在此处，请输入File name，确认保存以完成约束过程。3.1.5、此时在源目录中，Constraints会发现新创建的XDC文件。3.2 创建相应的XDC文件流程3.2.1、单击源添加 ，选择约束设置选项，继续下一步操作。单击Create File按钮，生成一个新的XDC格式文档。在创建窗口中填入文件名称字段，并确认后保存。完成后点击保存位置设置框，完成整个操作流程。点击启动新建好的XDC文件，并根据以下规定配置相应的FPGA管脚约束信息和电平标准。四、 功能模拟 4.1 生成激励性测试文档，在Source选项中通过Right-click菜单打开并选择添加源选项。在弹出的Add Source界面框中选择第三步项目，随后点击Next按钮以开始操作流程。 请确保所有步骤均已完成，并按照指示进行配置，以避免后续操作中的潜在问题。 4.2打开Create File，生成一个新的激励测试文档。请输入激励测试文件名称后确认并继续，最后完成任务流程。在4.3步骤中，软件会弹出module端口定义对话框，在此场景中所使用的是一种激励文件，并无需为该模块开发对外接口。因此，留空不填内容。单击“确定”按钮后，一个空白的激励测试文件将被创建。在source目录下，点击打开一个新的激励测试文档，并对需要仿真的模块进行实例化以及编写相应的激励代码。当激励文件完成后，工程的结构将如图所示。当前，启动仿真流程。单击左侧Flow Navigator中的Simulation菜单项下的Run Behavioral Simulation子选项，进入到仿真界面。4.6 图展示了仿真界面。4.7位于左侧的Scope一栏中的目录结构，可快速定位到设计者想要查看的具体module内部寄存器。在该模块对应的Signals中双击信号名称，并选择将该信号添加至Wave Window。在操作界面提供的选项中可通过以下设置对波形进行时间控制：包括清空现有的波形图形、启动仿真过程、设定特定时长执行仿真、设置仿真持续时间参数、选择时间单位以及逐个步骤执行模拟等。最后得到的4.9版本仿真效果图如下所示。请确认波形与预设逻辑功能的一致性，并确保仿真过程顺利完成。第五部分的综合下载信息已全部整理完毕在Flow Navigator软件中单击Program and Debug菜单栏中的Generate Bitstream选项后，系统将自动生成相关的配置并生成相应的Bit文件。操作完成后，用户可通过打开已实现设计选项卡来查看具体实现效果。5.2单击Flow Navigator中的Open Hardware Manager项，切换至硬件编排管控界面。在Flow Navigator中，首先打开Hardware Manager ，随后点击Open New Target。在弹出的Open hardware target向导中，单击下一步按钮转至服务器设置向导。将第5.5项设置为默认值，并执行next操作 在步骤5.6中，设置FPGA芯片型号并单击下一步键，则完成创建新的Hardware Target。5.7此时，在Hardware一栏中显示硬件平台上可编程的器件。（此处以Zynq为例，如果使用纯FPGA平台，则该栏仅显示一个器件。）双击或单击对应的FPGA器件即可进行配置设置。5.8设置位图文件路径，默认情况下，直接启动相关软件。 对实验数据进行深入分析，并确保系统功能的正确实现。 #### 一、建立工程 首先进行前期规划阶段，明确项目目标和功能需求。其次开展施工准备工作，包括场地考察、物资采购和技术方案制定。最后进入实施阶段，确保各环节协调配合，高质量完成建设任务。 数学公式：$...$ **1.1 建立一个新的项目启动Vivado软件后，必须进行的操作包括新建一个工程。这一项操作是十分关键的，因为它确保了后续所有工作的基础。 1.2 配置工程名称并设定完整的工作执行路径。 当创建新项目时，在界面上需要输入项目名称以及指定其存储位置。需要注意的是，项目名称与存储路径不得包含汉字或空格。以确保系统兼容性和避免未来操作中的问题，建议将项目名称限定为字母、数字及下划线。同时，选择“创建子目录”选项会使得Vivado将项目放置在指定存储位置下的独立文件夹中。 1.3 确定项目的类型 在接下来的步骤中，请您选择RTL Project类型，并勾选‘在此时不指定源文件’选项。此设置将使您能够在构建工程时无需立即引入设计源文件。接下来，请根据您的 FPGA 开发平台选择相应的 FPGA 目标芯片。 1.4 检核设备参数请确认所选FPGA器件的信息是否正确无误。若信息一致，则需点击“Finish”完成工程创建；否则，需返回上一步进行修正。1.5 实现新空白项目的建立完成以上步骤后，您将会看到空白界面Vivado工程界面，这将标志着项目得以顺利建立。本部分主要阐述工程设计的核心环节和具体实施流程。首先，参数设定是基础工作，在此阶段需要依据系统特性建立完整的参数列表并进行详细赋值；其次，模型搭建是关键步骤，需基于理论知识构建数学模型，并对模型结构进行合理性验证；在此基础上，通过仿真平台开展数值模拟计算，并获取系统的动态行为数据；最后，结果分析与处理是最终目标，在此阶段需要结合实际需求完成信号特征提取、误差评估以及系统性能对比等多维度的数据分析工作。2.1 接收设计文件第一步，在设计阶段需将设计文件加入工程系统。您可以在Flow Navigator的Project Manager选项卡下执行此操作。或者，您也可以通过在Sources选项卡中的对话框界面完成这一操作。在第2.2节中，将添加设计文件改为导入设计文档在设计界面中打开一个已有的设计文件进入导入对话框。用户可选择直接导入现有项目文档或创建空白文档进行编辑。为简化操作流程，本示例中采用新建空白文档作为基础。生成一个新的文件操作在“Create Source File”对话框中输入文件名称时，请确保文件名不包含中文字符和空格。完成后，点击“OK”，该操作将生成一个用于定义模块端口的新对话框。2.4 定义模块端口在模块定义对话框内的端口设定区域中，填写所需端口号及相关参数，并设置各端口的方向。当指定的端口属于总线类型时，则需勾选BUS选项，并相应地设定其宽度。确认无误后，点击保存按钮（OK）。 本节主要讨论了输入设计代码的实现方案及其在系统工程中的重要性。通过详细阐述其功能特点，为后续的设计工作提供理论支持与技术参考。新建一个设计文件（如被命名为flow_led.v）现位于此位置。点击并打开该文件，随后在显示的编辑界面中输入所需的设计代码内容。段落保持不变 数学公式$...$保持原样保留约束文件在指导综合工具进行线路布局安排以及物理资源分配方面起着关键作用。主要通过以下两种途径进行配置：第一种方法是直接导入约束文件；第二种方法则是通过编辑现有的配置参数来实现。3.1 采用科学的IO规划方法 **3.1.1 整体系统工程**在运行之前启动了综合分析模块，从而能够评估整体效果。- **3.1.2 浏览综合成果**完成整个综合流程后，启动查看结果 明确输入输出参数设定 3.1.3 明确输入输出参数设定在该系统的结果展示页面中，给每一个信号配置其FPGA管脚编号及I/O规范。 **3.1.4 存储规范或规定**按照要求执行任务后，请确保将相关限制数据记录下来，并生成新的XDC格式文档。 - **3.1.5 可访问该XDC文件**新增的XDC文件会被包含在源文件夹下的约束部分。本节将介绍如何根据具体需求生成并优化XDC文件的创建过程，确保其符合规范化要求，并为后续分析提供可靠的基础数据支持将被创建一个XDC文件选择Add or Create Constraints并点击Create File以生成新的XDC文件。**3.2.2 输入项的限制条件**点击新建XDC文件并配置FPGA管脚约束信息和电平标准。四、功能仿真仿真功能是检验设计逻辑功能正确性的核心环节之一。4.1负责生成激励测试文件的过程在源页面中进行右键操作以选择“Add source”功能项。接着，在弹出的菜单选项中找到并点击“Next”按钮继续执行下一步骤。负责生成激励性资料文档点击“Create File”按钮，在管理界面中创建一个新的激励测试文件 **4.3 配置模块端口**配置激励文件的模块端口时，一般情况下无需指定端口编号，直接点击OK提交即可。- **4.4 编写激励代码**在激励文件中完成设计模块的实例化和编写激励代码可以被改写为：在激励文件中，设计模块需要被具象化并编纂以实现相应的激励机制。该部分通过进行仿真模拟完成。在Flow Navigator中单击Simulation菜单下的Run Simulation选项，并选择Run Behavioral Simulation设置。对仿真数据进行详细的分析与评估在工具栏上找到相应的设置选项来调整波形的仿真时长，在‘Scope’栏目下的目录布局功能中，将关注的信号添加至波形显示区域以观察仿真数据。 第五章 综合下载5.1 生成比特流通过以下方式在Flow Navigator中进行操作：单击位于Program and Debug菜单下名为Generate Bitstream的选项，这将导致包括综合、实现和生成Bit文件所有步骤的过程启动。 启动硬件管理器 启动硬件管理器打开硬件管理者界面- **5.3 确定目标硬件配置**请在硬件管理器中指定目标设备信息。5.4 设置硬件环境按照提示设置硬件参数，并进行FPGA芯片型号的选择编程FPGA系统设置相应的编码并生成Bit文件后，对FPGA进行程序设计和配置；随后分析实验数据以评估系统性能。通过以上步骤，你已熟练掌握并应用了Vivado开发流程，从项目创建到FPGA编程的完整过程。这些步骤不仅适合新手学习，同样适合具备一定经验的用户参考使用。