本项目为数字逻辑课程的一部分，旨在设计并实现一个能够检测特定111序列模式的电路。通过Verilog或VHDL编程语言进行模块化设计与仿真，验证其正确性及效率。
一、实验目的：1. 深入了解与掌握同步时序逻辑电路的设计过程；2. 了解74LS74、74LS08、74LS32及74LS04芯片的功能；3. 能够根据电路图连接好实物，并实现其功能。学会设计过程中检验和完善的技巧。
二、实验内容描述：题目为“1 1 1”序列检测器的设计，使用D触发器(型号：74 LS 74)、“与”门 ( 型号：74 LS 08 )、“或”门( 型号：74 LS 32 )、非门 ( 型号：74 LS 04 )完成设计。
三、实验设计过程：
第一步，绘制原始状态图和状态表。根据任务需求，“1 1 1”序列检测器具有一个外部输入x以及一个输出Z的特性。其逻辑关系如下：当连续三个“1”作为外部输入时，才会使输出Z为高电平（即值为1）。假设有一个由0, 1组成的x序列和对应的Z输出：
输入 x: 0 1 0 1 1 1 0 1 1 1
输出 Z: 0 0 0 0 **1** (当连续三个“1”时，Z为1)
为了判断是否接收到连续的1, 系统需通过不同的状态来记录x的值。设初始状态为A，在输入第一个“1”的情况下,系统从状态A转换到B；在第二个和第三个“1”，系统分别由B转至C、再由C转至D，此时输出Z变为高电平(即1)。
根据上述分析可以绘制出原始的状态图，并据此列出状态表：
现态 次态/ 输出 x = 0 x = 1
A A / 0 B / 0
B A / 0 C / 0
C A / 0 D / 1
D A / 0 D / 1
表中的“次态”表示下一状态，而右边的数字代表输出值。
5星
