基于C-Model的UVM验证平台的设计与实现

简介：
本研究设计并实现了基于C-Model的UVM验证平台，旨在提升集成电路验证效率和覆盖率。通过详细阐述该架构及其关键技术，展示了其在实际应用中的有效性。 随着集成电路规模与复杂度的提升，验证工作变得愈发重要且复杂。目前，芯片设计周期中约有70%的时间被用于验证阶段，因此迫切需要一种高效的验证方法来提高效率并增强平台可重用性。基于SystemVerilog语言的UVM（Universal Verification Methodology）可以有效缩短验证时间，并提升验证效果。 在数字基带处理单元中的标签发送链路编码模块上应用了这种方法。具体来说，通过将高层次抽象模型C_Model作为参考模型集成到UVM平台中，设计并执行随机和非随机测试案例。这一过程中，driver（驱动器）与monitor（监测器）组件被用来发送、监控及收集数据——这些数据包括由硬件描述语言RTL代码生成的数据以及参考模型产生的数据。 随后，将上述两组数据送入UVM计分板模块进行对比分析，以实现对RTL功能的验证。系统性能的好坏可以通过功能覆盖率来衡量。最终结果表明，在比对过程中未发现错误，并且实现了100%的功能覆盖度。