本资源包含一个用于FPGA开发的Verilog HDL编写的UART串口读写测试工程文件，适用于Quartus平台。
在Verilog HDL设计中创建一个UART串口读写测试FPGA逻辑Quartus工程文件。该设计通过串行接口接收PC发送的字符，并将接收到的字符回传给PC。使用的FPGA型号为Cyclone4E系列中的EP4CE10F17C8，而Quartus版本是18.0。
模块定义如下：
```verilog
module uart_top(
input sys_clk, //外部50M时钟
input sys_rst_n, //外部复位信号，低有效
// UART接口
input uart_rxd, //UART接收端口
output uart_txd //UART发送端口
);
// 参数定义
parameter CLK_FREQ = 5000000; // 定义系统时钟频率
parameter UART_BPS = 115200; // 定义串口波特率
// 内部信号定义
wire uart_en_w; // UART发送使能
wire [7:0] uart_data_w; // UART发送数据
wire clk_1m_w; // 1MHz时钟，用于调试
// 主代码部分
clk_div u_pll( // 时钟分频模块，用于调试
.inclk0 (sys_clk),
.c0 (clk_1m_w)
);
uart_recv #(
.CLK_FREQ(CLK_FREQ), // 设置系统时钟频率
.UART_BPS(UART_BPS) // 设置串口接收波特率
) u_uart_recv(
.sys_clk(sys_clk),
.sys_rst_n(sys_rst_n),
.uart_rxd(uart_rxd),
.uart_done(uart_en_w),
.uart_data(uart_data_w)
);
uart_send #(
// 串口发送模块
.CLK_FREQ(CLK_FREQ), // 设置系统时钟频率
.UART_BPS(UART_BPS) // 设置串口发送波特率
) u_uart_send (
.sys_clk(sys_clk),
.sys_rst_n(sys_rst_n),
.uart_en(uart_en_w),
.uart_din(uart_data_w),
.uart_txd(uart_txd)
);
endmodule
```
这段代码展示了如何在Verilog HDL中实现一个简单的UART串口通信功能，包括接收和发送逻辑。
5星
