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E203_HBirdV2：极低能耗RISC-V核心

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简介：
E203_HBirdV2是一款专为节能设计的RISC-V处理器内核，其极低能耗特性使其成为物联网和嵌入式系统等对能源效率要求高的应用的理想选择。 Hummingbirdv2 E203内核及SoC项目托管了一个开源的Hummingbirdv2 E203 RISC-V处理器内核和系统级芯片（SoC）。该项目由中国领先的RISC-V IP与解决方案公司开发并公开发布，是维护中的Hummingbird E203项目的升级版本。因此我们将其命名为Hummingbirdv2 E203。 在新版本中进行了如下更新： - 在E203内核上添加了NICE（Nuclei指令协同单元扩展），使得用户能够轻松地使用该内核创建自定义的硬件辅助模块。 - 将一系列基于APB接口的标准外围设备，包括GPIO、I2C、UART、SPI和PWM等集成到了Hummingbirdv2 SoC中。这些外设以Verilog语言编写，便于用户理解和修改。 - 新增了对两种开发板（Nuclei ddr200t 和 mcu200t）的支持以便于进行硬件调试与测试。 此版本的发布标志着Hummingbird E系列处理器内核在功能和性能上的进一步提升。

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  • E203_HBirdV2：极低能耗RISC-V核心
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    E203_HBirdV2是一款专为节能设计的RISC-V处理器内核，其极低能耗特性使其成为物联网和嵌入式系统等对能源效率要求高的应用的理想选择。 Hummingbirdv2 E203内核及SoC项目托管了一个开源的Hummingbirdv2 E203 RISC-V处理器内核和系统级芯片（SoC）。该项目由中国领先的RISC-V IP与解决方案公司开发并公开发布，是维护中的Hummingbird E203项目的升级版本。因此我们将其命名为Hummingbirdv2 E203。 在新版本中进行了如下更新： - 在E203内核上添加了NICE（Nuclei指令协同单元扩展），使得用户能够轻松地使用该内核创建自定义的硬件辅助模块。 - 将一系列基于APB接口的标准外围设备，包括GPIO、I2C、UART、SPI和PWM等集成到了Hummingbirdv2 SoC中。这些外设以Verilog语言编写，便于用户理解和修改。 - 新增了对两种开发板（Nuclei ddr200t 和 mcu200t）的支持以便于进行硬件调试与测试。 此版本的发布标志着Hummingbird E系列处理器内核在功能和性能上的进一步提升。
     
  • RISC-V核心Verilog源码
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    本资源提供开源RISC-V处理器的核心Verilog代码，适合用于研究、教学及基于RISC-V架构的硬件设计与开发。 RISC-V核心的Verilog源代码。
     
  • RISC-V单周期核心-Logisim
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    本项目基于开源硬件指令集架构RISC-V，在经典电路模拟器Logisim中实现了一个简化的单周期处理器核心。通过构建基本的CPU模块如控制单元、ALU等，深入理解计算机组成原理和RISC-V指令集的工作机制。适合学习数字逻辑设计及处理器基础架构的学生实践使用。 介绍： 该存储库包含在Logisim上模拟的RISC-V单周期32位处理器。电路包括两个RAM MAR（内存地址寄存器）、一个32位ALU、一条32位数据总线、16KB ROM RAM以及一条12位地址总线。寄存器文件由32个宽度为32位的寄存器组成，并包含一些故障排除代码以验证所有电路组件。 构成部分： 1. ALU 2. 寄存器文件 3. 存储器地址寄存器 4. 立即生成单元 5. 控制单元 6. 类型解码模块 7. 控制信号解码模块 8. RAM存储器 9. 分支电路 10. 程序计数器 讲师： Mr.Zeeshan Rafique 先决条件工具: Logisim仿真软件 可以激发的指令说明: 以下是在此单周期CPU中用于激励和检查的27条指令， 1.add 2.addi 3.sub 4.xor 5.and 6.slt 7.sltu 8.sll 9.srl 10.sra 11.lw 12.jalr
     
  • Pulp RTL代码，RISC-V核心，四级流水线，32位SoC
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    本项目涉及将Pulp平台的RTL代码应用于构建一个具备四级流水线结构的RISC-V指令集架构（ISA）核心，并集成于一个完整的32位片上系统（SoC）中。 在IT行业中，PULP（Platform for Ultra-Low Power）是一种专为低功耗嵌入式应用设计的开放源码处理器架构。RISC-V核是PULP平台中常用的一种核心，它是一种精简指令集计算机（RISC）架构，具有开放标准、模块化和可扩展的特点。本话题将围绕“pulp RTL代码，riscv核，四级流水，32位SOC”展开，详细阐述这些关键概念。 RTL（Register Transfer Level）代码是硬件描述语言的一种形式，如SystemVerilog，用于描述数字电路在寄存器传输级的行为。RTL代码是硬件设计的核心部分，因为它定义了数据如何在电路中的寄存器之间流动以及控制信号是如何决定这些传输发生的规则。在此例中，RTL代码被用来实现PULP平台上的RISC-V核，并且使得开发者能够优化处理器的性能、功耗和面积。 RISC-V是一个开放指令集架构（ISA），由加州大学伯克利分校开发，旨在提供一个免费且无版税的选择给硬件和软件设计师使用。基于这个ISA的RISC-V核心具有高效、灵活和可扩展的特点，在PULP平台上被用作微控制器或片上系统的核心以执行各种计算任务。 四级流水线是现代处理器提高性能的一种常见技术，它将指令执行过程分为四个阶段：取指（IF）、解码（ID）、执行（EX）以及写回（WB）。每个阶段都在独立的硬件单元中进行操作，从而使得一条指令在进入下一阶段的同时前一条指令正在被执行。这样就实现了不同指令之间的并行处理，并提高了处理器的整体吞吐量。 32位SOC指的是这款设计基于一个32位RISC-V核心并且集成在一个系统级芯片内。这意味着该处理器可以访问大约4GB的内存空间，同时能够处理宽度为32位的数据，适合资源有限但需要一定计算能力的应用场景中的使用需求。 文中提到“有说明书、测试环境”，表明这个项目不仅提供了源代码还包含了设计文档和验证工具。这些说明文档帮助开发者理解设计原理及操作方法；而测试环境则是用于验证硬件设计正确性的关键部分，通过仿真来模拟实际操作并检查是否符合预期的功能与性能指标。 pulp RTL代码，riscv核，四级流水线以及32位SOC代表了一个面向低功耗应用的先进处理器设计方案。该方案采用SystemVerilog实现，并且具有完整的开发和验证流程，为嵌入式系统的设计者提供了一种强大的计算平台。
     
  • RISC-V-Logisim: RISC V | 周期 | 数据路径
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    RISC-V-Logisim: RISC V | 周期 | 数据路径是一份关于利用Logisim电子设计软件进行RISC-V架构处理器周期与数据路径分析的教程或文档，旨在帮助学习者深入理解RISC-V指令集体系结构及其硬件实现。 **RiscV-Logisim：单周期数据路径详解** RISC-V（简化指令集计算机 - V）是一种开源的指令集架构，旨在为现代计算机体系结构提供简洁、模块化的设计方案。这种设计思路致力于减少指令集复杂性，从而提高处理器性能和效率，使其适用于从小型嵌入式系统到高性能计算平台的各种应用。 Logisim是一款流行的逻辑电路设计与仿真软件，它通过图形界面让用户能够创建并测试数字电路。在这个项目中，我们利用Logisim来模拟RISC-V架构中的一个关键组件——单周期数据路径。单周期处理器能够在每个时钟周期内执行一条指令，这使得它们在速度上具有显著优势，但可能牺牲了一些复杂功能和性能优化。 使用Logisim构建RISC-V的单周期数据路径需要理解以下核心组件： 1. **指令存储器（Instruction Memory, IMEM）**：存放程序代码中的所有指令，在每个时钟周期内读取一条。 2. **数据存储器（Data Memory, DMEM）**：用于保存程序的数据，如变量和常量等信息。 3. **指令寄存器（Instruction Register, IR）**：接收从IMEM中读出的指令，并进行解码以确定操作类型及所需的操作数。 4. **解码器（Decoder）**：根据IR中的指令生成控制信号，指示数据通路如何运作。 5. **算术逻辑单元（Arithmetic Logic Unit, ALU）**：执行基本的算术和逻辑运算，如加法、减法、与、或等操作。 6. **通用寄存器文件（Register File, RF）**：存储指令的操作数及结果，具有多个读写端口以支持并行处理。 7. **控制单元（Control Unit, CU）**：根据解码器的信号生成控制信号，管理整个数据路径的操作流程。 8. **程序计数器（Program Counter, PC）**：保持当前指令地址，并在每个时钟周期内增加以便指向下一个指令位置。 9. **分支和跳转逻辑**：基于ALU的结果判断是否需要进行分支或跳转操作并更新PC的值。 10. **数据通路（Data Path）**：连接上述组件之间的线路，确保信息能在正确的时间到达正确的地点。 单周期RISC-V数据路径实现通常包括以下步骤： - **Fetch阶段**：从IMEM中读取指令到IR。 - **Decode阶段**：解码IR中的内容，并生成控制信号。 - **Execute阶段**：根据控制信号执行ALU操作，RF读取所需的操作数并可能涉及DMEM的数据读写。 - **Writeback阶段**：将ALU的结果回写至RF中，同时在存在分支或跳转的情况下更新PC的值。 此Logisim项目为理解和学习RISC-V架构提供了一种有效方法。通过实际操作，可以直观地观察指令如何流经数据路径，并了解不同组件之间的协同工作方式。对于硬件设计和计算机体系结构的学习者而言，这是一个宝贵的实践资源。
     
  • RISC-V Formal: RISC-V的正式验证框架
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    RISC-V Formal是针对RISC-V指令集架构设计的正式验证框架，旨在通过形式化方法确保硬件实现的正确性和可靠性。 RISC-V正式验证框架这项工作正在进行中。随着项目的成熟，此处描述的界面可能会发生变化。riscv-formal是用于RISC-V处理器形式验证的框架。它由以下组件组成：一个与特定处理器无关的形式化描述来表示RISC-V指令集架构（ISA）；每个受支持处理器的一组正式测试平台规范，这些规范必须被相应的内核实现以供riscv-formal使用；一些辅助证明和脚本，例如用于验证riscv-isa-sim正确性的相关工具。对于PicoRV32处理器内核的具体绑定信息，请参阅相应文档。 通常情况下，处理器内核会将RVFI（RISC-V Formal Interface）实现为一个可选的、仅在进行验证时启用的功能模块。顺序等效检查可用于证明带有和不带有RVFI功能的处理器版本之间的等价性。 目前的主要目标是完成对所有RISC-V RV32I和RV64I指令集架构指令的形式化模型，并通过与“Spike”ISA模拟器中使用的模型进行比较，来验证这些形式化的准确性。
     
  • RISC-V文档合集(RISC-V-Reader-Chinese-v2p1).rar
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    该文档合集提供了关于RISC-V指令集架构的全面介绍和深度解析，内容涵盖架构原理、设计规范及应用案例等，适用于开发者和技术爱好者深入学习。 RISC-V是一种基于精简指令集计算（Reduced Instruction Set Computing, RISC）原则的开源处理器架构。它具有模块化的设计理念，允许用户根据需要选择不同的扩展来定制处理器特性。 该体系结构的特点包括： - 简化的5级流水线设计，使得实现更简单且性能较高。 - 采用固定长度指令格式，便于硬件实现和提高编译器效率。 - 具有丰富的寄存器文件（32个通用目的寄存器），方便进行快速的数据处理。 RISC-V的指令集分为基础核心以及多个可选扩展。其中基础部分包括整数运算、分支跳转等基本功能，而各种扩展则提供了更多高级特性如浮点计算(F)、压缩(C)，原子操作(A)和虚拟内存(M)支持等等。 这些特点使得RISC-V成为了一个灵活且高效的处理器架构选择，在学术研究与工业应用中都得到了广泛的关注和发展。
     
  • RISC-V-RV32I-Logisim
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    本项目基于RISC-V RV32I指令集架构，在Logisim环境中设计并实现了一个简化的RV32I处理器模型，包含核心组件如指令解码器、ALU等。 介绍： Logisim 是一个允许您设计和仿真数字逻辑电路的工具。它具备从较小的子电路构建较大复杂电路的能力。 RISCV是一种开放源代码软件标准指令集体系结构（ISA），最初旨在支持计算机体系结构研究和教育。 所需设备： - 注册文件 - ALU - 控制单元 - 控制解码器 - 指令类型解码器 - 立即生成模块 - 程序计数器指令指针 - 存储器接口 - 指令存储器（ROM） - 数据内存（RAM） - 分支电路 实施设计： 通过使用32位寄存器文件、控制单元和立即生成逻辑，以及ALU，在Logisim中构建一个简单的单周期RISCV (RV32I)处理器。使用Logisim的ROM作为指令存储器，并用其RAM模块作为数据内存。首先创建一个包含5位地址选择线路以选取32个寄存器之一的32位寄存器文件，同时利用寄存器使能线进行写入操作。
     
  • RISC-V 模拟器：RISC 的简易仿真器-V
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    RISC-V模拟器：RISC的简易仿真器-V是一款专为学习和研究RISC-V架构设计的软件工具。它提供了一个用户友好的界面，方便开发者在不依赖硬件的情况下进行代码调试与测试，是初学者了解RISC-V指令集的理想选择。 项目介绍：RISC-V 仿真器 1. 项目简介： 本项目旨在创建一个简单的单周期 RISC-V 模拟器，能够执行 add、addi、beq、jal、jalr、ld 和 sd 等指令。我实现了部分源代码，并基于课程提供的主要骨架代码进行开发。根据 RISC-V 的流水线模型，我的代码由五个模块组成：指令提取（Instruction Fetch）、解码（Decode）、执行（Execute）、内存访问（Memory）和回写（Write Back）。 2. 代码说明： 在解释之前，请先了解我对部分原始框架的修改内容。初始化阶段中，为了方便指令解析，我创建了一个数组来指示从最低有效位到最高有效位的32个比特位置。计算机的基本地址单位为8字节，即一个字大小是4字节。RISC-V 使用 4 字节指令长度，因此程序计数器（PC）始终以 4 的倍数递增。然而，在这个模拟中我们一次读取一条十六进制格式的指令。 解码阶段：在此部分，模块需要解析出具体的指令类型，并从寄存器文件里取出所需的数据。在这一节内，我们需要明确执行、加法以及回写等操作的具体步骤和逻辑关系。
     
  • 用于心脏功能监测的低功耗、集成智能织物电极的心电图数据采集系统
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    本项目致力于开发一种新型心电图数据采集系统，采用低能耗和高度集成的智能织物电极，专门设计用于持续心脏功能监测。 随着人口老龄化以及对健康的关注日益增加，慢性心脏病已成为公众健康的重要议题。因此，在几个小时内连续监测老年人的心电图（ECG）信号对于预防心血管疾病具有重要意义。传统的ECG监护仪通常携带不便，并且需要在胸部放置多个电极，耗电量也较大。设计一种满足舒适性、密闭性和紧凑性的可穿戴心电图系统是一个挑战。 基于这些考虑，本研究提出了一种适用于可穿戴医疗保健应用的生物传感器采集系统，该系统使用三个纺织电极和专门用于ECG监测的记录电路，并采用了几种方法来减少设备功耗。拟议的系统由三部分组成：（1）心电图模拟前端（AFE），（2）数字信号处理及微控制电路，以及（3）软件。 研究中采用了数字滤波器技术以消除基线漂移、皮肤接触噪声及其他干扰信号的影响。通过与两台商用Holter显示器进行比较实验来评估该系统的性能表现。结果显示，在整个ECG采集过程中，系统总功耗仅为29.74毫瓦，并且能够稳定地测量心率，准确度达到98.55%。 此外，本设计还包括了一个实时动态显示功能的有机发光二极管（OLED）显示器以及通过蓝牙4.0模块进行无线信息传输的能力。