8位5级流水线无缓存实验用CPU课程设计（含与RAM交互及独立运行的代码）

简介：
本项目设计了一个8位架构的五级流水线CPU，不包含高速缓存，并提供了其与RAM进行数据交换以及独立运行所需的全部源代码。 参考《16位5级流水无cache实验CPU课程设计实验要求》文档及其VHDL代码，在理解其思想和方法的基础上，将其改造成8位的5级流水无cache的实验CPU。改造包括对指令系统、数据通路、各流水段模块以及内存模块等方面的调整。利用VHDL语言编程实现，并在TEC-CA平台上进行仿真测试。 后续16位5级流水无cache实验CPU简记为ExpCPU-16，而8位的则记为ExpCPU-8。对于内存模块的改造，参考《计算机组成原理》课程综合实验的方法，独立设计一块8位RAM。（1）利用TEC-CA平台上的16位RAM来存放8位指令和数据；（2）实现一条JRS指令，在符号标志位S=1时进行跳转。需要改写ID段的控制信息，并调整IF段；（3）增加CMPJ DR,SR,offset指令，当比较的两个数相等时，跳转到目标地址PC+1+offset；（4）可以考虑从外部输入指令，而不是在初始化阶段将指令“写死”在RAM中；（5）此5级流水模块之间并没有明显地加上流水寄存器，可在此基础上加入不同模块间的流水寄存器以优化设计；（6）进一步探索实现带有cache的五段流水CPU的设计。