
Verilog用于I2S音频接收的实现。
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简介:
通过Verilog语言进行I2S音频的实现,采样率为48kHz,位深为24bit,并支持左右两声道输出。该模块采用I2S标准设计,具备进一步调整采样率的功能。
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简介:
通过Verilog语言进行I2S音频的实现,采样率为48kHz,位深为24bit,并支持左右两声道输出。该模块采用I2S标准设计,具备进一步调整采样率的功能。


