
Verilog语言编写的数字频率计代码。
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简介:
本人毕业设计中使用的Vorilog语言编写的数字频率计的测频代码,以及该代码在实际应用中的有效性,均已得到充分验证。该系统采用的时钟频率设定为100MHz,并内置了50MHz的自检信号用于确保测频结果的准确性。
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简介:
本人毕业设计中使用的Vorilog语言编写的数字频率计的测频代码,以及该代码在实际应用中的有效性,均已得到充分验证。该系统采用的时钟频率设定为100MHz,并内置了50MHz的自检信号用于确保测频结果的准确性。


