
GLONASS伪随机测距码生成程序(Verilog)
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简介:
本项目为一个用于生成GLONASS卫星导航系统伪随机测距码的Verilog硬件描述语言程序。旨在支持GLONASS信号处理及位置测定应用。
基于Verilog HDL的GLONASS信号伪随机码产生程序是其重要组成部分。输入时钟CLK为0.511MHz,en为使能端,PRcode_out为输出端。
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简介:
本项目为一个用于生成GLONASS卫星导航系统伪随机测距码的Verilog硬件描述语言程序。旨在支持GLONASS信号处理及位置测定应用。
基于Verilog HDL的GLONASS信号伪随机码产生程序是其重要组成部分。输入时钟CLK为0.511MHz,en为使能端,PRcode_out为输出端。


