
VHDL.rar_BLUE_VGA_HS_VGA显示时钟与vhdl信号_clk的输入方法
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简介:
本资源提供了关于如何将HS(行同步)VGA信号接入CLK(时钟)信号的方法,并用VHDL语言进行了描述,适用于进行VGA显示时钟信号处理的研究和学习。
1. 输入信号:
- clk:时钟(每个像素点的显示时钟)
- reset:复位信号
2. 输出信号:
- vga_hs_control:行同步
- vga_vs_control:场同步
- vga_read_display:红
- vga_green_display:绿
- vga_blue_display:蓝
3. 技术参数:
- clk: 24MHz
- hs: 30KHz
- vs: 57.14Hz
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