RISC-V工具（ISA模拟器与测试）- riscv-tools

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简介：
riscv-tools是一款专为RISC-V指令集架构设计的开发工具包，内含ISA模拟器和全面的测试套件，助力开发者高效验证及优化代码。此存储库包含一组RISC-V模拟器和其他工具，包括以下项目：ISA级的模拟器、一系列针对不同指令集架构（ISA）级别的测试案例、涵盖所有RISC-V操作码的枚举列表，其中包含了bbl（一种用于Linux及其他类似操作系统内核启动加载程序）和pk（一个代理内核），该代理内核通过将目标计算机应用程序转发到主机来调用这些应用。此后，一些在此存储库中维护的RISC-V工具已被转移至其父项目，在这里不再包含它们。您所喜欢的操作系统版本可能已经包含了这些上游工具的软件包；如果没有，则可以参考以下收藏夹：您的操作系统发行版可能已提供含有RISC-V交叉编译器的软件包，这是入门的最佳途径。截至本README编写时（2019年3月），我能够轻松找到ALT Linux、Arch Linux、Debian、Fedora、FreeBSD和Mageia等系统中包含相关工具的情况。

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RISC-V工具（ISA模拟器与测试）- riscv-tools

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riscv-tools是一款专为RISC-V指令集架构设计的开发工具包，内含ISA模拟器和全面的测试套件，助力开发者高效验证及优化代码。此存储库包含一组RISC-V模拟器和其他工具，包括以下项目：ISA级的模拟器、一系列针对不同指令集架构（ISA）级别的测试案例、涵盖所有RISC-V操作码的枚举列表，其中包含了bbl（一种用于Linux及其他类似操作系统内核启动加载程序）和pk（一个代理内核），该代理内核通过将目标计算机应用程序转发到主机来调用这些应用。此后，一些在此存储库中维护的RISC-V工具已被转移至其父项目，在这里不再包含它们。您所喜欢的操作系统版本可能已经包含了这些上游工具的软件包；如果没有，则可以参考以下收藏夹：您的操作系统发行版可能已提供含有RISC-V交叉编译器的软件包，这是入门的最佳途径。截至本README编写时（2019年3月），我能够轻松找到ALT Linux、Arch Linux、Debian、Fedora、FreeBSD和Mageia等系统中包含相关工具的情况。

RISCV-ISA-SIM: Spike，RISC-V指令集模拟器

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RISCV-ISA-SIM，又称Spike，是一款用于RISC-V指令集架构的开源全功能指令集仿真器。它为开发者和研究人员提供了一个高效的软件平台来测试和验证RISC-V程序及编译器。 Spike 是一个 RISC-V ISA 模拟器，实现了单个或多个 RISC-V 核心（hart）的功能模型。它的命名来源于美国跨大陆铁路竣工的金色尖峰。 Spike 支持以下 RISC-V ISA 功能：RV32I 和 RV64I 基本指令集 v2.1、Zifencei 扩展程序 v2.0、Zicsr 扩展 v2.0、M 扩展 v2.0/v2.1、F 扩展 v2.2、D 扩展 v2.2、Q 扩展 v2.2、C 扩展 v2.0、B 扩展 v0.92 和 K 扩展 v0.8。此外，它还支持带 Zvlsseg/Zvamo 的 V 扩展（需要 64 位主机）以及双端性符合 RVWMO 和 RVTSO（峰值顺序一致）。Spike 还实现了机器模式、主管模式和用户模式的版本 v1.11，并提供虚拟机监控程序扩展 v0.6.1 及 svnapot 扩展 v0.1。此外，它还支持调试功能 v0.14 版本及相关的 API。

RISC-V调试模块的实现：riscv-debug

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riscv-debug是针对RISC-V架构设计的一款高效能调试工具模块。它提供了全面的调试功能，包括断点设置、寄存器读写和内存访问等，极大地方便了软件开发与系统测试过程。关于这个项目：实现RISC-V调试规范（版本1.3）目标平台：DE10-Lite 本项目使用的调试传输是英特尔FPGA虚拟JTAG。 riscv-openocd目录包含VJTAG支持。

RISC-V GNU工具链（含GCC）- riscv-gnu-toolchain.zip

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本资源提供RISC-V架构所需的GNU工具链压缩包，内含GCC编译器及其他开发必备组件，适用于进行RISC-V程序开发与调试。 riscv-gnu-toolchain 是 RISC-V 的 GNU 工具链，包括 GCC risc-v 编译器工具链。这是针对 RISC V 的 C 和 C++ 交叉编译器。它支持两种生成模式：通用 elf/newlib 工具链和更高级的 linux elf/glibc 工具链。获取这个库需要使用子模块，并且你需要使用 --recursive 参数。

RISC-V 模拟器：RISC 的简易仿真器-V

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RISC-V模拟器：RISC的简易仿真器-V是一款专为学习和研究RISC-V架构设计的软件工具。它提供了一个用户友好的界面，方便开发者在不依赖硬件的情况下进行代码调试与测试，是初学者了解RISC-V指令集的理想选择。项目介绍：RISC-V 仿真器 1. 项目简介：本项目旨在创建一个简单的单周期 RISC-V 模拟器，能够执行 add、addi、beq、jal、jalr、ld 和 sd 等指令。我实现了部分源代码，并基于课程提供的主要骨架代码进行开发。根据 RISC-V 的流水线模型，我的代码由五个模块组成：指令提取（Instruction Fetch）、解码（Decode）、执行（Execute）、内存访问（Memory）和回写（Write Back）。 2. 代码说明：在解释之前，请先了解我对部分原始框架的修改内容。初始化阶段中，为了方便指令解析，我创建了一个数组来指示从最低有效位到最高有效位的32个比特位置。计算机的基本地址单位为8字节，即一个字大小是4字节。RISC-V 使用 4 字节指令长度，因此程序计数器（PC）始终以 4 的倍数递增。然而，在这个模拟中我们一次读取一条十六进制格式的指令。解码阶段：在此部分，模块需要解析出具体的指令类型，并从寄存器文件里取出所需的数据。在这一节内，我们需要明确执行、加法以及回写等操作的具体步骤和逻辑关系。

RISC-V汇编语言（riscv-asm）

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RISC-V汇编语言（riscv-asm）是一种用于RISC-V开源指令集架构的手动或半自动编程方式，直接使用机器码指令编写程序，适用于嵌入式系统和高性能计算场景。这个简单的RISC-V汇编程序支持带有几个标准扩展的RV32和RV64架构。它的输出是一个原始列表，列出了源代码行、地址以及字节（以十六进制表示）。当前不支持生成ELF文件。指令集及扩展如下： - RV32G (IMAFD_Zicsr_Zifencei) - RV64G (IMAFD_Zicsr_Zifencei) - C-压缩指令 - E-16个寄存器 - Q-四重浮点数支持 - Zfinx-X寄存器中的浮点数其中包含一个非常简单的example.rva。尝试使用make命令编译示例： ``` $ make example .rva.tcl -march rv32gc example.rva 00005 0100 00C58533 add a0, a1, a2 00006 0104 FFFFC297 auipc t0, top ```

RARS: RISC-V汇编程序与运行时模拟器

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RARS（RISC-V Assembler and Runtime Simulator）是一款用于教育目的的免费软件工具，支持RISC-V架构汇编语言编程及代码执行环境搭建。它提供直观界面帮助学习者理解指令集体系结构和操作系统底层工作原理。 RARS是一个为初学者设计的RISC-V汇编程序开发环境。它集成了汇编器、模拟器以及运行时组件，能够将RISC-V汇编语言转换成机器码，并执行相应的指令。 **特性：** - 支持RISC-V IMFDN基础（包括riscv32和riscv64）。 - 多种系统调用匹配MARS或SPIKE的行为。 - 提供调试功能，支持断点及ebreak中断。 - 显示从伪指令到机器码的中间步骤，并进行并排比较。文档资料详细介绍了受支持的功能、语法以及使用方法。这些文件可以在下载内容中通过帮助菜单访问。 **安装：** RARS作为可执行jar包发布。运行它需要至少Java 8环境的支持。用户可以找到最新的稳定版本，也可以获取包含最新发展的开发分支，并且以前的所有稳定发行版都带有详细的发行说明记录。对于希望自己构建jar文件或修改源代码的开发者来说，可以通过git clone命令来克隆项目仓库进行本地开发。

E203 RISC-V 模拟 demo_gpio演示

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E203 RISC-V模拟器中的demo_gpio演示展示了GPIO接口的基本操作和应用，适合初学者快速上手RISC-V架构下的硬件控制编程。实现了RISV-V开源E203的Ubuntu C语言demo_gpio编译，并将其转换成二进制机器码，然后烧写到硬件仿真环境的ITCM中以实现GPIO翻转仿真。文档的目的在于测试搭建C工程编译环境和EDA硬件仿真环境。

RV8：X86-64的RISC-V模拟器（源代码）

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RV8是一款用于模拟X86-64架构在RISC-V平台上的运行环境的开源软件，旨在帮助开发者进行跨架构应用移植和测试。 rv8是一个用于模拟x86-64架构的RISC-V模拟器。

RISC-V内核、SoC平台及SoC源码列表：riscv-cores-list

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riscv-cores-list汇集了基于RISC-V架构的各种开源处理器核心和片上系统（SoC）平台，提供了详尽的源代码链接与描述信息，便于开发者进行研究、学习及应用开发。该页面需要添加或更改内容，请通过电子邮件联系。本段落档介绍了致力于实现RISC-V规范的各种内核和SoC的状态。请注意，这些内核/ SoC均未经过开发中的RISC-V合规套件验证。核心数：1.0（半动态）名称：Avior Sparrow 供应商：私有规格能力：RV64 1.10 RV64GC，2.2，多核支持V 主要语言及规范：SystemVerilog 执照类型：商业核心数：1.0（半动态）名称：Atreus 供应商：私有规格能力：RV64 1.10 RV64GC, 2.2 多核支持 V 主要语言及规范: SystemVerilog 执照类型: 商业核心数：32位名称：RV32EC_P2 供应商: IQonIC Works 能力: RV32E [M] C / RV32I [M] C 主要语言及规范 : SystemVerilog 执照类型：商业许可证核心数：32位名称：RV32IC_P5 供应商：IQonIC, 私有规格能力：未详细说明主要语言及规范: 未详细说明执照类型: 商业