
华中科大的Logisim计组实验:运算器电路实验
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简介:
本实验为华中科大计算机组成原理课程中的Logisim运算器电路设计实践,内容涵盖算术逻辑单元的设计与实现。
2. 验证串行加法器逻辑实现,并设计8位可控加减法电路。
3. 掌握快速加法器的逻辑实现方法,能够设计4位先行进位电路以及4位快速加法器。
4. 理解组内先行和组间先行的基本原理,利用4位快速加法器构建16位、32位快速加法器。
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