复旦微JFMK50系列设计检验V1.6

简介：
复旦微JFMK50系列设计检验V1.6是复旦微电子集团推出的一款针对其JFMK50系列产品进行设计验证和质量检测的最新版本工具，旨在提升产品性能与可靠性。 复旦微JFMK50系列是一款拥有自主知识产权的FPGA产品，包括了FMK50和FMK50T两种不同封装的产品。其中，FMK50采用FCBGA324封装，而FMK50T则使用FCBGA484封装。这两款产品的管脚与Xilinx公司的XC7A50T-CSG324-2和XC7A50T-FGG484不兼容。 在进行原理图和PCB设计时，用户需要利用复旦微电子提供的器件库或者根据其文档自行创建相应的库。如有需求，可以联系复旦微电子的技术支持团队获取所需资源。 配置电路的设计中需要注意的是，JFMK50系列提供七种不同的配置模式，具体信息请参考《FMK50系列FPGA配置功能技术手册》。其中主SPI模式因其较少的管脚使用和快速加载速度而被广泛应用。设计时建议采用隔离buffer方案来增强抗ESD（静电放电）能力和信号完整性，并且避免过于简单的JTAG连接方式，以符合3.5节中的要求。 在硬件电路的设计上，请注意不要将CSIN和RDWR作为普通IO使用；CFG_V需要通过电阻进行上拉，但不能超过100欧姆的电阻值。PUDC管脚不可悬空且必须被设置为高电平或低电平。此外，在加载模式中，主控器件应在从属设备之前完成上电过程，并且配置引脚不得作为普通IO使用；在位流设置时，CCLK频率不得超过33MHz。 关于供电要求方面，提供的电流需要满足芯片的正常工作和启动浪涌的需求。具体数值请参考《FMK50系列FPGA电气特性手册》。VCCCORE的上电顺序为逐步上升，在20ms至50ms之间可以显著减少浪涌电流的影响，并且在开启电源时应遵循VCCCORE→VCCHRAM→VCCSUP→VCCP这一序列，尤其是确保VCCP在VCCSUP之后启动以控制耐压风险。若使用GTX收发器，则上电顺序为UHSTVCC→UHSTVTT。 复旦微JFMK50系列设计检查文档自2020年12月19日至2022年9月20日进行了多次更新，新增了包括F0_VCCBAT说明、典型设计参考图、去耦电容检测等。这些改进体现了产品开发过程中的持续优化和完善。 综上所述，复旦微JFMK50系列为用户提供了一系列的配置模式和详细的设计指南，确保其在高速度及高集成应用环境下的可靠性和灵活性。用户需要严格遵循提供的设计规范以充分发挥该系列产品的能力，并且建议关注最新版本段落档以便及时更新相关知识。