基于Xilinx K7 325T的千兆网UDP协议实现，只需配置IP和端口即可传输数据，接近透明传输，无需关注底层细节

简介：
本项目实现了基于Xilinx K7 325T FPGA的千兆网UDP协议，提供便捷的数据传输功能。用户仅需设定IP与端口号，即能实现近乎透明的数据传输过程，大大简化了开发流程和复杂度，无需深入理解底层通信细节。 基于Xilinx K7 325T实现的千兆网UDP协议模块，只需设置好IP地址和端口即可直接传输数据，基本相当于透明传输，无需关注底层通信细节。 FPGA 实现udp模块说明： - udp_protocol_topgig_ethernet_pcs_pma脚本生成自适应任何版本Vivado环境,注释中详细解释了重要信号的作用，默认配置为1000M速率；若需改为100M，则需要修改内部信号。PHY芯片型号为88E1512，接口类型是SGMII。 - FPGA与上位机通信时必须设置好各自的IP地址和端口才能正常收发数据，请确保两者位于同一网段内。 接收数据时：当udp_protocol_top.rx_udp_payload_axis_tvalid信号拉高表示当前的rx_udp_payload_axis_tdata有效，此时默认将rx_udp_payload_axis_tready设为1以持续接收新来的UDP报文； 发送数据时：在tx_udp_payload_axis_tready被置为1的情况下，若想传输数据，则需同时使能tx_udp_payload_axis_tvalid信号，并且只有当该信号保持高电平期间的数据才会有效。完成一次完整的发送操作后务必再发送一个有效的结束帧以通知接收端此次通信已完毕。