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采用VHDL设计的4位十进制频率器。

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简介：
确定信号频率的测量过程需要一个脉冲宽度为1秒的输入信号脉冲计数允许信号：当1秒计数结束时，或者计数器的数值被锁存器锁存，并为下一次测频计数周期做准备时，计数器需要进行清零。这三个信号均可由一个测频控制信号发生器Tctl产生。Tctl的设计包括：产生一个具有1秒脉宽的周期性信号，并同步控制频率器的每个计数器cnt10的使能端。

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