IIC总线Verilog FPGA模块已完成，并包含详细注释，适合初学者学习。

简介：
该Verilog FGPA模块实现了IIC总线，并包含详尽的注释，特别适合初学者使用。该模块成功地完成了IIC读写EEPROM的功能，并已封装成独立的模块形式。为了便于测试环境的模拟，在示例中，写入的数据已被设置为固定值。注释设计充分易懂，即使是初学者也能轻松理解其工作原理。该模块由本人在初学阶段编写完成，并通过了完整的测试流程。 /*** * clk50M : 50M输入时钟 * resetKey : 复位信号 * IIC_SDA : IIC数据接口 * IIC_SCL : IIC控制时钟接口 * RWSignal : 读写信号，当设置为1时表示读操作，设置为0时表示写操作。 * startSignal : 用于指示执行读命令的信号，在信号的上升沿触发时开始执行。 * readLen : 指定需要读取的字节数量。 * beginAddr : 定义开始读取的地址位置。 * getNum : 获取到的当前地址对应的字节值。 * sendNum : 用于写入的数据内容。 * dpDataOkClk : 当成功处理一个字节的信息（无论是读写操作）后产生一个上升沿。 *////`MINCLK_DELAY产生一次计数，产生12次计数可以产生一次IIC_SCL信号的跳变//50M/2/2/MINCLK_DELAY/12 = IIC_CLK`define MINCLK_DELAY 4d5`define EEPROM_ADDR 7b1010000`define SDA_SENDDATA 1b1`define SDA_GETDATA 1b0`define READE_DATASG 1b1`define WRITE_DATASG 1b0 module IICTest0(clk50M, resetKey, IIC_SDA, RWSignal, startSignal, beginAddr, IIC_SCL, sendNum, getNum, dpDataOkClk);