通过Verilog实现两种除法器方法。

简介：
一、实验目标与要求：旨在通过使用Verilog语言，开发出一个除法器的代码，并利用Modelsim进行全面的功能仿真，务必认真细致地完成实验报告。二、实验所需设备（环境）及要求：需要在Modelsim环境中进行代码编写和测试程序的执行，同时进行仿真验证；此外，还需要在Synplify Pro下进行代码编译、硬件设置以及逻辑综合。三、实验具体内容及操作步骤：1、首先，需要选择合适的除法器算法，本实验将采用减法实现除法器的经典实例（例如十进制中的a除以b，可以先比较a与b的大小关系。如果a大于b，则商加1；如果a小于等于b减去a，则再次比较大小关系，直到a小于b时，商保持不变，余数为a）；2、随后，根据选定的算法进行Verilog语言编程工作，并撰写完善的Testbench文件以供后续编译和功能仿真使用；3、接着，在Synplify Pro中进行初步的逻辑综合过程；4、最后，需要完整地完成实验报告的撰写工作。