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华中科技大学提供的Logisim 2，用于组合逻辑设计。

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简介：
华中科技大学的计算机硬件系统设计课程，特别是“Logisim组合逻辑设计实验”，涵盖了广泛的内容，包括BCD双向技术逻辑自动生成表以及交通灯控制系统状态机逻辑的自动生成表。此外，该实验还涉及了Logisim.circ和RGLED.circ等一系列实践性实验项目的开发。

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  • 华中科技大学——Logisim 2.组合逻辑设计.zip
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    本资料为华中科技大学课程资源，专注于使用Logisim工具进行第二部分组合逻辑电路的设计与实现，涵盖逻辑门、编码器及译码器等内容。 华中科技大学的计算机硬件系统设计课程使用Logisim进行组合逻辑设计实验。这些实验包括BCD双向技术逻辑自动生成表、交通灯控制系统状态机逻辑自动生成表等内容，并涉及多个文件，如Logisim.circ 和 RGLED.circ 等。
     
  • 电子科技大学数字逻辑综合实验之实验2：Verilog组合逻辑设计.pdf
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    本PDF文档为电子科技大学数字逻辑课程中的实验指导材料，专注于使用Verilog语言进行组合逻辑电路的设计与实现。 1．设计并实现一个3-8译码器。 2．设计并实现一个4位并行进位加法器。 3．设计并实现两个输入的4位多路选择器。 4．拓展：设计并实现一个多输入多数表决器，该表决器有三个输入。 实验要求如下： 1. 使用Verilog语言进行设计，并采用门级描述方式。 2. 编写仿真测试代码以验证功能正确性。 3. 编写约束文件，确保输入和输出信号与开发板的引脚相匹配。 4. 将设计下载到FPGA开发板上，并通过拨动开关来观察LED灯显示是否符合真值表。
     
  • 华中科技大学Logisim运算器设计.circ
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    本项目为华中科技大学课程作业，使用Logisim软件设计了一个完整的运算器模块，实现了基本算术和逻辑运算功能。 华中科技大学educoder运算器设计全部十一关源文件（circ文件），我是使用logisim完成的，并且我自己试过能通关。需要使用logisim打开此文件，每一关都需要单独保存文件，再用记事本打开该文件并复制代码到educoder中。
     
  • Logisim存储系统设计(华中科技大学).zip
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    这段资料是华中科技大学关于使用Logisim软件进行计算机存储系统设计的教学或学习材料，适用于电子工程和计算机科学专业的学生。 本实训项目旨在帮助大家理解计算机中的重要部件——存储器，并要求同学们掌握存储扩展的基本方法，能够设计MIPS寄存器堆及MIPS RAM存储器。此外，还需利用所学的Cache基本原理来设计直接相联、全相联和组相联映射的硬件Cache。具体实验包括汉字字库存储芯片扩展实验、MIPS寄存器文件设计、MIPS RAM设计以及全相联cache、直接相联cache及4路组相连cache的设计。
     
  • 电子科技大学数字逻辑综合实验：实验1-小规模组合逻辑设计.pdf
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    本PDF文件为《电子科技大学数字逻辑综合实验》系列之一，专注于小规模组合逻辑设计，旨在通过实践加深学生对基本逻辑门和组合电路的理解与应用。 1. 实验采用实验箱的K1-K11作为逻辑输入，L1-L10为逻辑输出端口。测试并验证实验箱上HD74LS04P（非门）、SN74LS32N（或门）、SN74LS00N（与非门）和SN74HC86N（异或门），以及SN74HC153（数据选择器、多路复用器）的逻辑功能。 2. 使用小规模逻辑器件设计一位数据比较电路，输入为A和B。该比较器用于判断A大于B、等于B还是小于B，并分别输出三个结果信号，其中低电平表示条件成立状态。 3. 分别利用小规模及中规模逻辑元件构建一个三输入多数表决器系统，其输入包括A、B和C。当这三个输入中有两个或更多个为有效（高电平）时，则该表决器的输出也会呈现有效的高电平信号。 4. 选做拓展内容：设计一种能够识别特定二进制数模式的电路，具体是当对应的十进制数值分别为3、7或者大于等于11时，此电路将产生一个指示性输出（即输出为1）。首先尝试仅使用与非门来构建该逻辑网络。接着再考虑利用4选一数据选择器和其他类型的逻辑门组合实现相同功能的另一种方案。
     
  • 华中科技大学计算机组成原理ALU实验(使用Logisim)
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    本课程为华中科技大学计算机专业学生设计，采用Logisim工具进行ALU实验，旨在通过实践加深对计算机组成原理的理解。 该文件包含了Educode上ALU实验的大部分关卡，并且均可通关。全部连接方法可参照我的第一篇博客内容。实验的重点在于考察运算器原理，而非线路和器件的具体连接方式；但在进行线路连接时需要注意引脚的说明，以避免浪费不必要的时间。
     
  • 华中科技大学计组实验三：Logisim存储系统实验
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    本实验为华中科技大学计算机组成原理课程中的第三部分，专注于使用Logisim工具设计和实现存储系统。学生将通过该实验深入理解存储器的工作机制与架构，并实践其设计技巧。 本任务涉及的内容包括.circ1文件中的CACHE映射机制与逻辑实现以及硬件CACHE机制设计实验，在storage.circ文件内完成直接映像、全相联映像的设计，并可选地进行4路组相联映像和2路组相联映像的电路设计。
     
  • 华中科技大学计算机组成原理-educoder Logisim-CPU设计答案代码
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    本资源提供了华中科技大学《计算机组成原理》课程中使用Educoder和Logisim进行CPU设计的相关作业答案与参考代码，旨在帮助学生理解和掌握计算机系统的设计方法。 华中科技大学-计算机组成原理-educoder Logisim课程包括以下内容： 1. 8位可控加减法电路设计。 2. CLA182四位先行进位电路设计。 3. 四位快速加法器设计。 4. 十六位快速加法器设计。 5. 三十二位快速加法器设计。 6. 五位无符号阵列乘法器设计。 7. 六位有符号补码阵列乘法器设计。 8. 乘法流水线设计。 9. 原码一位乘法器设计。 10. 补码一位乘法器设计。 11. MIPS运算器设计。
     
  • 华中科技大学数字逻辑实验资料.zip
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    《华中科技大学数字逻辑实验资料》包含了该校数字逻辑课程中的实验指导、原理说明及实践操作等内容，旨在帮助学生深入理解并掌握数字逻辑设计与应用的相关知识。 华中科技大学的数字逻辑实验涵盖了所有学期的内容，包括各种类型的加法器（如半加器）以及不同位宽的乘法器和除法器。此外，还包括可以显示时间和调节时间的电子钟设计，以及斐波那契数列的相关实验内容。
     
  • 华中科技大学计算机学院的数字逻辑实验报告
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    本实验报告为华中科技大学计算机学院学生完成的数字逻辑课程实验总结，涵盖逻辑门电路、组合逻辑电路及触发器等设计与测试内容。 华中科技大学计算机学院数字逻辑实验报告 2013年《常用中规模集成电路的VHDL设计》 实验一：异步时序逻辑电路的设计 实验二：常用中规模集成电路的VHDL设计