
ARM高速缓存( Cache ) Verilog 代码及 ISE 工程
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简介:
本项目提供了一个基于Verilog编写的ARM高速缓存(Cache)模块,并包含ISE开发环境下的完整工程文件,适用于硬件设计与验证。
该工程包括数据缓存D_Cache和指令缓存I_Cache的Verilog代码及仿真文件,并附带可运行的ISE工程文件。Cache的技术参数在.v文件的注释中详细列出。
具体来说,16KB D_Cache采用写回法+写分配(二路组相连)策略;而16KB I_Cache则使用LRU替换策略。I_Cache的功能是在CPU需要指令时从主存将指令搬入I_Cache,再传递给CPU。D_Cache除了处理数据读取外,还需注意数据写入的问题。
此工程可以与arm.v中的arm核协同工作,并且主存采用dram_ctrl_sim。
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