217维特比译码器的FPGA实现详解（Word版）

简介：
本资料详细讲解了217维特比译码器在FPGA上的设计与实现过程，适合电子工程及通信专业的学生和工程师参考学习。文档格式为Word版本。 （2,1,7）卷积码的译码过程可以分为四个子模块：分支度量模块、加比选蝶形运算单元、幸存路径存储单元以及回溯译码单元。 该卷积码为标准的（2,1,7）类型，其中信息位是1比特，在编码后变为2比特。其约束长度为7比特，并且有64个状态。生成矢量分别为G1=1111001和G2=1011011 (反相输出)。 卷积码的编码结构图显示，该编码器中的寄存器初值全为零。输入一个信息位后，根据给定的生成多项式进行运算得到两个比特作为输出结果，并且移位寄存器向右移动一次以准备下一个循环的操作。这一过程会重复执行直至完成所有数据的编码操作。