本实验为华中科技大学开设的MIPS CPU设计课程中的第四部分，内容涉及MIPS架构处理器的设计与实现，旨在通过实践加深学生对计算机体系结构的理解。
在“实验四MIPS CPU设计”中，我们专注于构建基于Microprocessor without Interlocked Pipeline Stages（MIPS）架构的CPU。MIPS是一种精简指令集计算机（RISC），广泛应用于教学和嵌入式系统的设计之中。本实验通过五个不同关卡逐步深入地介绍从简单的单周期处理器到复杂的多周期处理器的设计。
第一关：“单周期MIPS CPU设计”要求构建一个基本的单周期处理器，所有操作在一个时钟周期内完成，包括取指、解码、执行、访存和写回结果。这一阶段需要理解和实现控制单元、数据通路以及寄存器等基础CPU组件的功能。
第二关：“微程序地址转移逻辑设计”涉及使用微程序控制方式来驱动指令的执行。通过一系列称为微指令的低级控制信号序列，确保指令按正确的顺序被执行。该关卡的重点在于设计能够确定下一个要执行的微指令地址的微地址转移逻辑。
第三关：“MIPS微程序CPU设计”，在此阶段扩展了第二关的概念，构建了一个基于微程序的CPU。通过存储在控制存储器中的微指令序列实现更复杂的控制逻辑，提高了系统的灵活性和可编程性。
第四关：“硬布线控制器状态机设计”探讨了不依赖于微指令而是通过逻辑门电路直接生成控制信号的硬连线控制器的设计方法。此阶段需要设计一个能够根据输入条件产生相应控制信号的状态机来控制CPU执行流程。
第五关：“多周期MIPS硬布线控制器CPU设计（排序程序）”，这一最复杂的关卡要求构建一个多周期处理器，特别注重处理排序算法的需求。通过将指令的执行分解为多个时钟周期内的阶段操作，可以提高系统的吞吐量和效率。在该阶段中需要设计能够高效地实现排序算法控制逻辑。
整个实验从简单到复杂逐步介绍MIPS架构及其CPU设计的核心原理，帮助学生深入理解计算机体系结构，并掌握如何通过硬件来执行指令集的原理和技术。
5星
