关于PLL信号发生器设计的文档.doc

简介：
本文档详细介绍了PLL（锁相环）信号发生器的设计过程与技术要点，包括电路结构、工作原理及性能优化策略等内容。 ### 基于PLL信号发生器的设计 #### 1. 引言 随着现代通信技术、数字电视、航空航天以及遥控技术等领域的发展，对频率源的需求日益增加，特别是对其频率稳定度、频谱纯度、频率范围和输出的多种不同频率的要求越来越高。传统方法如使用晶体振荡器虽然能提供较高的稳定性，但在生成多个信号时存在局限性。相比之下，利用各种数学运算（加法、减法、乘法和除法）从一个高精度标准信号源出发进行频率合成的技术可以产生大量具有同样稳定度和精确性的不同频率信号。 #### 2. 设计要求 本设计旨在运用锁相环技术开发一款失真小且在30MHz至100MHz范围内连续可调的正弦波信号发生器。具体而言： - **频率范围**：从30MHz到100MHz。 - **调节方式**：根据不同频段采用不同的步进值，例如，在接近30MHz时为1KHz；在接近100MHz时则使用25KHz作为标准频率。 - **精度要求**：低频段（以1KHz步进）误差不超过0.8%；高频段（以25KHz步进）误差控制在0.5%以内。 #### 3. 方案论证与比较 ##### 3.1 压控振荡器方案论证与选择 **方案一**：使用分立元件构成的压控振荡器，利用低噪声场效应管和单个变容二极管直接接入振荡回路。虽然实现简单但调试困难且频率调节不灵活。 **方案二**：采用集成压控振荡器（VCO）与变容二极管结合的方式，通过调整两端电压来改变输出频率。此方法简化了电路设计并提高了可靠性，并能利用锁相环技术进一步提高稳定度。因此选择了该方案。 ##### 3.2 频率合成器的设计方案论证与选择 **方案一**：直接式频率合成器技术，使用晶体振荡器产生的标准信号通过谐波发生器进行倍频、分频或混频操作获得离散的大量频率值。优点是稳定度高和转换速度快但缺点包括体积大且调试复杂。 **方案二**：模拟锁相环（PLL）式频率合成技术，利用VCO降频并与参考信号比较鉴相，可以得到任意小的频率间隔并易于实现，但是增加分频需要更多的循环次数从而影响电路的小型化和集成度。 **方案三**：数字锁相环式频率合成器采用大规模PLL芯片BU2614及其他组件。该技术通过将VCO输出锁定在特定频率上以选择所需信号，并抑制杂散成分，同时避免大量滤波器使用有利于小型化与集成化设计。 综合考虑后选择了方案三作为最终设计方案，即利用数字锁相环技术实现高性能的正弦波信号发生器。 #### 4. 系统组成 该系统的核心部分包括采用锁相环频率合成技术和单片机控制模块以及用于显示和存储数据的数码管。设计目标是确保输出信号与晶体振荡器一样稳定可靠。 #### 5. 锁相环介绍 ##### 5.1 锁相环的概念 锁相环是一种使高频振荡器的频率与其基准频率保持一致的电路，通常采用稳定的晶振作为参考源以保证高稳定性。 ##### 5.2 基本结构框图 锁相环的基本构成包括VCO、鉴频鉴相比较器（FDPD）、滤波器和可变分频器。在实际操作中，当VCO频率变化时会通过比较器检测与参考信号的相位差，并利用滤波器调整控制电压使两者保持同步。 ### 结论 经过对不同方案分析对比后确定了基于数字锁相环技术的设计路径，该方法不仅满足设计所需的稳定性和精度要求还具有体积小、成本低和易于集成等优点。通过合理配置可以实现高性能且稳定的正弦波信号发生器。