本资源包提供了一个使用Verilog在FPGA上实现不同频率PWM蜂鸣器控制的设计，包含完整的Quartus工程文件和详细的文档说明。
基于FPGA设计的不同频率PWM蜂鸣器控制实验使用Verilog逻辑源码及Quartus工程文件实现。该实验利用PWM来控制蜂鸣器，并通过不同的PWM频率使蜂鸣器发出不同音调的声音，所用的FPGA型号为Cyclone4E系列中的EP4CE6F17C8，Quartus版本为17.1。
在Verilog代码中定义了两个状态：IDLE和BUZZER。当检测到按钮按下时（通过一个去抖模块ax_debounce实现），系统将进入BUZZER状态，并设置PWM周期值以产生特定频率的方波信号。该方波信号用于控制蜂鸣器，使其发出声音。
代码中包含了一个PWM生成器(ax_pwm)和按键去抖模块(ax_debounce)，分别负责根据设定参数产生所需的PWM输出以及确保按钮输入的有效性。通过调节“period”（周期）与“duty”（占空比），可以改变产生的PWM信号的频率，从而控制蜂鸣器发出的声音变化。
以下是简化后的代码片段：
```verilog
module buzzer_pwm_test(
input clk, // 主时钟信号输入
input rst_n, // 复位信号输入 (低电平有效)
input key1, // 按键检测信号输入
output buzzer // 蜂鸣器控制输出端口
);
parameter IDLE = 0; // 状态定义：IDLE（空闲）
parameter BUZZER = 1; // 状态定义：BUZZER（蜂鸣）
// 内部变量声明
reg[31:0] period;
reg[31:0] duty;
reg[3:0] state;
reg[31:0] timer;
// 蜂鸣器控制逻辑
assign buzzer = ~(pwm_out & (state == BUZZER)); // 低电平有效
always@(posedge clk or negedge rst_n) begin
if(!rst_n) begin // 复位处理
period <= 32d0;
timer <= 32d0;
duty <= 32d4294967295;
state <= IDLE;
end else case(state)
IDLE: begin
if(button_negedge) begin // 检测到按键按下
period <= 32d8590;
duty <= duty + 32d1;
state <= BUZZER;
end
end
BUZZER: begin
if(timer >= 32d12499999) // 蜂鸣器有效时间
state <= IDLE, timer <= 32d0;
else
timer <= timer + 32d1;
end
default:
state <= IDLE;
endcase
end
// 按键去抖模块实例化
ax_debounce ax_debounce_m0(
.clk (clk),
.rst (~rst_n),
.button_in (key1), // 按钮输入信号
.button_negedge (button_negedge) // 去抖后的按钮负沿输出
);
// PWM生成器实例化
ax_pwm#(32) ax_pwm_m0(
.clk (clk),
.rst (~rst_n),
.period (period), // PWM周期值输入端口
.duty (duty), // 占空比设置信号
.pwm_out (pwm_out) // 输出PWM波形
);
endmodule
```
5星
