
《Verilog HDL数字设计与综合》(第二版) 由夏宇闻译.pdf
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简介:
本书是由夏宇闻翻译的《Verilog HDL数字设计与综合》(第二版),全面介绍了使用Verilog硬件描述语言进行现代数字系统的设计、建模和验证的方法。书中涵盖了从基础语法到高级设计技术的内容,适合电子工程及计算机科学领域的学生和专业人士阅读参考。
《Verilog HDL》是一本非常适合学习FPGA的好书。作为两个主流硬件描述语言(HDL)之一(另一个是VHDL),Verilog在全球范围内拥有广泛的用户基础,行业覆盖率超过80%。在美国,使用Verilog进行设计的工程师人数大约有10万左右,占整个HDL设计行业的90%,并且已有超过200所大学开设了相关的课程,其中包括斯坦福大学和卡内基梅隆大学等知名学府。在中国,约有一半的工程师在使用Verilog,并且这一比例正在迅速增长;教育界也由夏宇闻老师等一批前辈推广开来,在国内已具备相当的应用规模。从学习难度上看,Verilog相对VHDL更为简单,并且其语法风格与C语言类似,因此更易于在校大学生和初学者掌握。
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