本项目旨在利用FPGA技术开发高效能、低延迟的电子抢答系统。通过硬件描述语言编程实现电路逻辑优化，确保多用户环境下快速响应与公平竞争机制。
智力竞赛抢答计时器的设计
一、课题说明
在许多比赛活动中，为了准确、公正地判断出第一抢答者，通常会设置一台抢答器。该设备通过数显、灯光及音响等多种手段指示出最先按下按钮的参赛组别。此外，还可以加入计时和犯规奖惩记录等功能。
二、设计要求
1. 设计一个供四组参与的智力竞赛抢答计时器。
2. 电路具备识别并锁定第一个抢答信号的功能。当主持人复位系统并发出开始指令后，任何一组参赛者按下按钮，数码管会显示该小组编号，并伴有声响提示。此时，其他小组的按键将不起作用。
3. 设备需要具有回答问题的时间控制功能，限定时间为100秒（显示屏上为0~99），采用倒计时方式。当时间耗尽时发出警报声。
三、设计思路
根据要求可知，该系统输入信号包括：各组抢答按钮d1至d4, 主持人按钮host, 系统时钟clk和数码管片选信号；输出则有：最先按下按钮的组别指示sel, 声音提示sound以及倒计时期间的显示q[6..0]。为了实现上述功能，电路由抢答鉴别模块、锁存器模块、转换模块、倒计时模块、片选信号生成模块、3选1选择器和译码显示等组成。
四、设计文件
1. 顶层原理图
智力竞赛抢答计时器的总体架构如图所示。
2. 底层源程序
（1）抢答鉴别模块FENG的VHDL代码
该部分电路在第一个参赛者按下按钮后，输出高电平信号至锁存器以保存当前按键状态。
5星
