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通过Verilog实现的54条MIPS指令集单周期CPU。

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简介：
通过计算机组成原理课程设计，构建了一个简化的单周期54条指令的MIPS CPU。完成这个设计的过程，主要依赖于持续地查阅网络上的相关资料进行学习和实践。

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  • 基于Verilog实现的MIPS指令集54条单周期CPU设计
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    本项目采用Verilog语言实现了包含54条指令的MIPS简化版单周期CPU设计，旨在研究计算机体系结构与硬件描述语言的应用。 在计算机组成原理课程设计中，我完成了一个简单的单周期54条MIPS CPU的设计任务。整个实现过程主要是通过查阅网上的资料来逐步解决的。
     
  • 多周期CPU的54条MIPS指令
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    本文探讨了在多周期CPU架构中实现54条MIPS标准指令的方法，深入分析每条指令的执行流程和硬件设计需求。 本科生计算机组成原理课程的大作业使用了Xilinx N4开发板，在实验过程中实现了包含54条指令的多周期MIPS指令集CPU的设计。
     
  • 单周期CPU的31条MIPS指令
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    本项目详细介绍并实现了一个能够执行31条基本MIPS指令的单周期CPU设计。通过Verilog硬件描述语言编程，展示了数据路径、控制单元及寄存器组的具体构造方法。 本科生计算机组成原理课程大作业使用Xilinx N4开发板实验实现31条MIPS指令单周期CPU，该设计可以通过前仿真但不能下载到硬件板上运行，具体原因尚未查明。
     
  • 32位MIPS单周期CPU 实现16条指令
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    本项目设计并实现了一个32位MIPS架构的单周期CPU，能够执行包括算术、逻辑和数据传输在内的16条基础指令。通过Verilog硬件描述语言完成电路模块的设计与仿真验证，确保处理器正确无误地运行各种测试案例。 32位MIPS单周期CPU可以实现16条指令。
     
  • MIPS 54条指令的CPU
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    这是一个基于MIPS架构设计并实现的微型计算机处理器项目，该处理器仅使用了MIPS指令集中的54条指令，适用于教学和研究用途。 计算机组成原理课程设计要求使用Verilog HDL在Vivado上编写一个54条指令的CPU，并能在N4板上下板运行。具体的MIPS指令集内容可在实验报告中的cputest文件夹中找到，该文件夹内有测试指令文本用于前仿真时读取到内存并输出结果进行验证。由于前仿真的测试代码与最终下板使用的代码在频率和文件读写等方面存在一些差异（这些差异已在注释中说明），需要稍作调整即可使用。实验报告中有详细的CPU设计图供参考。
     
  • 基于MIPS指令集的32位单周期CPU设计及Verilog实现
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    本文详细介绍了一种基于MIPS指令集的32位单周期CPU的设计与实现过程，并提供了Verilog代码，为计算机体系结构研究者和爱好者提供参考。 用Verilog语言设计的单周期CPU包含源代码及单周期CPU结构图，与大家分享一下。
     
  • 基于 Verilog 的单周期 MIPS CPU 设计（支持42条指令）
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    本项目设计并实现了一个基于Verilog语言的单周期MIPS处理器，能够执行包括算术、逻辑和控制转移在内的42种不同指令。 实验内容（ISA2新增3条指令） - 使用硬件描述语言（Verilog）设计MIPS CPU，支持以下指令集： - ISA1 = {ADD/ADDU/SUB/SUBU/SLL/SRL/SRA/SLLV/SRLV/SRAV/AND/OR/XOR/NOR/SLT/SLTU/ADDI/ADDIU/ANDI/ORI/XORI/LUI/SLTI/SLTIU/LB/LBU/LH/LHU/LW/SB/SH/SW/BEQ/BNE/BGEZ/BGTZ/BLEZ/BLTZ/J/JAL/JR/JALR}，共42条指令。 - ISA2 = {add, sub, addu, subu, addi, ori, lui, and, andi, or,nor，slt, sltu, sll, srl,sllv,srlv,lw,sw,beq,bne,j,jal,jr}，共24条指令。 - 使用仿真软件Modelsim对存在数据冒险和控制冒险的汇编程序进行仿真实验。实验文件包含源代码以及详细的实验报告。
     
  • MIPS单周期CPU的设计与实现（包含12条指令）
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    本项目设计并实现了支持12条基本指令的MIPS单周期CPU，涵盖数据处理、寄存器操作及I/O控制等功能。通过Verilog硬件描述语言构建，具备较高的执行效率和简洁性，在计算机架构学习中具有重要实践意义。 本段落将深入探讨如何设计并实现一个基于MIPS架构的单周期CPU，并支持12条基本指令：算术运算、逻辑运算、内存访问及分支跳转。重点在于使用Verilog语言进行硬件描述，以及在Xilinx Vivado 2023.2集成开发环境中完成验证。 MIPS（Microprocessor without Interlocked Pipeline Stages）是一种精简指令集计算机架构，以其高效简洁的设计著称。单周期CPU是指所有指令在一个时钟周期内执行完毕的处理器类型，简化了设计但可能限制性能表现。 本段落将实现以下12条基本指令： 1. **ADD**：两个寄存器操作数相加，结果存储在目标寄存器中。 2. **SUB**：两个寄存器操作数相减，结果同样存储于目标寄存器内。 3. **AND**：执行按位与运算，并将两操作数的计算结果保存到目标寄存器里。 4. **OR**：进行按位或运算，其结果亦被放置在目标寄存器中。 5. **ADDI**：立即数和寄存器操作数相加后存储于目标寄存器内。 6. **ANDI**：执行立即数与寄存器操作数的按位与运算，并将结果保存至目标寄存器。 7. **ORI**：进行立即数与寄存器的操作数据之间的按位或运算，最终把计算结果放入目标寄存器中。 8. **LW**：从内存加载数据到指定的寄存器。 9. **SW**：将特定寄存器中的内容写入内存地址中去。 10. **BEQ**：若两个操作数相等，则跳转至程序代码内的新地址继续执行。 11. **BNE**：如果两操作数不相同，就会发生无条件的指令分支转向新的目标位置。 12. **J**：直接跳转到指定的目标地址。 在Verilog中，我们需要定义包括寄存器文件、ALU（算术逻辑单元）、控制单元、数据存储器和总线接口在内的各种模块。这些组件协同工作以执行上述指令集。例如，控制单元根据接收到的编码来生成适当的信号，并指挥ALU进行正确的运算操作；同时负责管理数据在内存与寄存器之间的传输。 使用Vivado工具时，我们需要建立项目、添加源代码及配置硬件资源（如时钟），然后经过综合和实现阶段最终得到比特流文件。通过硬件仿真技术可以验证CPU是否能准确执行测试用例中的指令序列。 单周期CPU设计面临的挑战是如何在单一的时钟脉冲内完成所有操作，这通常需要精心规划数据路径与控制逻辑的设计。例如，在处理过程中可能需要用到多个寄存器以同时准备运算数、计算结果以及存储输出值；此外还需快速响应不同类型指令，并生成正确的控制信号。 借助Vivado工具中的波形仿真功能可以观察CPU执行不同种类的指令时内部状态的变化情况，确保其行为符合预期。若发现存在问题，则需对Verilog代码进行调试和优化处理以解决潜在同步或逻辑错误问题。 综上所述，设计并实现一个MIPS单周期CPU需要理解指令集架构、掌握Verilog硬件描述语言以及熟练使用Vivado开发环境等技能；这一过程充满挑战却也极具成就感，能够见证从编程到实际运行的硬件系统转化。
     
  • MIPS单周期CPU设计（含24条指令）(HUST)
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    本项目为华中科技大学课程作业，设计并实现了一个支持24条基本指令的MIPS单周期CPU，涵盖取指、译码、执行等核心过程。 让学生熟悉中断软硬协同的机制，并能够设计支持多级嵌套中断的单周期MIPS CPU。 为单周期MIPS增加单级中断机制，可以支持1、2、3共三个按键中断事件，其中断优先级依次是1 < 2 < 3。当CPU执行中断服务程序时不会被其他中断请求打断。