本项目专注于使用Verilog硬件描述语言设计并实现MSK（最小移频键控）信号调制器，旨在提高通信系统的效率和可靠性。通过优化算法和结构设计，实现了低功耗、高性能的数字信号处理模块，为无线通信应用提供了有效的解决方案。
MSK调制顶层模块msk_top.v
```verilog
module msk_top(clk_100MHz, clk_2MHz, clk_1MHz, reset, x, msk_out);
input clk_100MHz;
input clk_2MHz;
input clk_1MHz;
input reset;
input x;
output reg [32:0] msk_out;
wire b_i, b_q;
wire [15:0] sine, cosine;
// 调用数据处理模块S2p
S2p s2p(.clk(clk_2MHz), .clk_div2(clk_1MHz), .reset(reset), .x(x), .b_i(b_i), .b_q(b_q));
// 调用I、Q路加权模块iqsin.v
Iqsin iqsin(.clk(clk_100MHz), .reset(reset), .b_i(b_i), .b_q(b_q), .SINE(sine), .COSINE(cosine));
// 载波调制相加模块iqmodu.v
Iqmodu iqmodu(.clk(clk_100MHz), .i_i(cosine),.q_q(sine), .msk_out(msk_out));
endmodule
```
5星
