Verilog自动实例化程序及示例
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简介：
本项目提供了一套Verilog自动实例化的解决方案，并包含多个实用示例。通过模板和宏功能简化硬件描述语言的编写过程，提高设计效率与可读性。
auto_inst.exe 是我使用 Python 脚本编写并打包的软件，它可以高效地完成 Verilog 代码的例化工作，自动生成例化的模块代码以及信号连接声明，显著减轻了编程负担。生成的 Verilog 代码格式整齐，并支持参数传递功能，具有较好的通用性。此外，在未来的版本中计划根据 always 和 assign 语句自动添加 reg 和 wire 的声明，期待大家的支持和反馈！
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