这份文档是关于Cadence 16.6软件的学习笔记和心得体会，记录了在2020年12月18日的学习过程中的各种技巧与问题解决方案。
Cadence 16.6 学习笔记
Cadence 16.6 是一款功能强大且全面的PCBA设计软件，在电子元器件的设计、制造及测试领域有着广泛的应用。本段落档总结了 Cadence 16.6 的学习心得，涵盖了网表相关和Allegro实用技巧等主题。
一、网表相关内容
在Cadence 16.6中，网表指的是电路板上各个电子元件的连接关系图。正确设置网表对于保证PCBA设计的质量与效率至关重要。
1.1 导入网表时避免修改已有的约束规则
导入网表的过程中需要注意不要改变Allegro已经设定好的约束条件。在进行网表导入操作之前，需要选择正确的约束规则以防止对现有设计产生不良影响。
1.2 网表字符长度的最大值设置
Cadence 16.6中，网表的字符长度会影响最终的设计效果。通过合理地设置最大支持字符数可以有效避免超出范围的情况发生，并有助于提升工作效率。
二、Allegro实用技巧
作为Cadence 16.6中的核心PCBA设计工具，Allegro提供了许多提高工作质量和效率的方法：
2.1 设置光绘文件的输出路径
在Cadence 16.6中配置正确的输出目录可以帮助用户更便捷地导出设计成果。
2.2 使用高亮显示功能以实线形式呈现
通过启用高亮显示（Heilight）技术，可以迅速定位并突出展示特定区域的设计内容。
2.3 关闭铜箔的视觉效果
在Cadence 16.6中隐藏不必要的铜箔视图有助于提高设计效率和清晰度。
2.4 移除布线路径中的小弯角部分
移除走线上多余的小弯角能够使最终产品更加美观，同时也有助于提升电路性能。
2.5 调整DRC和T点的显示尺寸
适当调整DRC（设计规则检查）及T点（交差点）等元素在界面上的大小可以优化用户体验并加快工作流程。
2.6 实现静态铜箔填充而非仅展示轮廓线
设置静态铜箔实体填充可以使电路板上的铜箔区域完全填满，而不仅仅显示其边界信息。这有助于改善设计质量及可读性。
本学习笔记总结了Cadence 16.6在网表相关与Allegro实用技巧方面的重要知识点，并为从事电子元器件开发、制造和测试工作的专业人士提供了有价值的参考。
5星
