该资源包包含使用Verilog编写的CAN BUS总线FPGA源代码和用于测试的can-testbench源码，适用于硬件设计与验证。
基于Verilog语言实现CAN BUS总线的FPGA源代码及can_testbench测试平台源码如下：
```verilog
module can_testbench();
parameter Tp = 1;
parameter BRP = 2*(`CAN_TIMING0_BRP + 1);
`ifdef CAN_WISHBONE_IF
reg wb_clk_i;
reg wb_rst_i;
reg [7:0] wb_dat_i;
wire [7:0] wb_dat_o;
reg wb_cyc_i;
reg wb_stb_i;
reg wb_we_i;
reg [7:0] wb_adr_i;
wire wb_ack_o;
reg wb_free;
`else
reg rst_i;
reg ale_i;
reg rd_i;
reg wr_i;
wire [7:0] p;
endmodule
```
5星
