五级流水线处理器的Verilog HDL实现：Pipeline-Processor

简介：
《Pipeline-Processor》一书专注于五级流水线处理器的设计与实现，通过Verilog HDL语言详细阐述了其架构和操作原理。 设计要求是开发一个基于Verilog HDL的五级流水线处理器平台，并使用VIVADO 16工具在Xilinx FPGA开发板上实现。该MIPS处理器需解决竞争问题，具体方法包括：采用完全forwarding电路来处理数据相关；对于Load use的竞争采取延迟一周期和转发相结合的方法；分支指令通过在执行阶段（EX）判断是否需要跳转，并且当发生分支时取消解码阶段（ID）和取指阶段（IF）的两条指令。针对J类型指令，在解码阶段进行判断并取消取指阶段中的相应指令。 对于beq、bne、blez、bgtz、bltz等分支指令以及j、jal、jr、jalr跳转指令，该处理器还需支持未定义指令异常和中断的处理功能。此外，设计中还包含一个定时器外设用于根据设定周期产生外部中断，并通过这个定时器触发机制来实现相应操作。