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SystemVerilog_Axi4LiteToLocalbus

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简介：
本项目实现了一个将AXI4-Lite总线协议转换为自定义局部总线（Localbus）的模块，采用SystemVerilog语言编写，适用于FPGA和ASIC设计。 如果需要从PS端对PL进行寄存器的读写操作，则数据会通过znyq M_AXI_HPM_FPD接口输出，并经过axi_interconnect模块分发到多个通道（不同的地址）。随后，这些信号将通过一个axi_slave模块传输至本地的寄存器内。

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    本项目实现了一个将AXI4-Lite总线协议转换为自定义局部总线（Localbus）的模块，采用SystemVerilog语言编写，适用于FPGA和ASIC设计。 如果需要从PS端对PL进行寄存器的读写操作，则数据会通过znyq M_AXI_HPM_FPD接口输出，并经过axi_interconnect模块分发到多个通道（不同的地址）。随后，这些信号将通过一个axi_slave模块传输至本地的寄存器内。