Vivado中原始语句汇总
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简介：
本资料总结了在Xilinx Vivado设计套件中常用的原始语句和脚本命令，旨在帮助电子工程师快速掌握其应用技巧与常见问题解决方案。
在FPGA设计过程中，Vivado中的原语使用是一种关键的技术手段，主要用于对输入的时钟数据进行延时处理以满足代码的时间序要求。IDELAY是其中一种常用的原语，在Xilinx 7系列FPGA中广泛用于实现这一功能。
IDELAY有两种操作模式：固定模式和动态配置模式。在固定模式下，设定好的延迟值不会发生变化；而在动态配置模式下，则可以在编译后根据需要调整延时量。如果对设计进行时序约束设置的话，Vivado会自动添加必要的IDELAY元件来满足时间要求；如果没有明确的时序约束条件，则可能需要手动插入这些元素以保证电路的时间性能。
在使用IDELAY之前，必须先确定其所在的位置，并了解不同类型的BANK（如HR BANK和HP BANK）以及它们支持的最大电压范围。接下来，在Vivado环境中实例化一个IDELAY模板，这通常涉及到定义一系列参数来配置元件的行为特性，例如延迟源、时钟频率等。
以下是用于在设计中实现IDELAY功能的一个示例代码片段：
```verilog
IDELAYE2 #(
.CINVCTRL_SEL(FALSE), // 动态时钟反相控制使能（假/真）
.DELAY_SRC(IDATAIN), // 延迟信号源选择，可选为内部数据输入或外部数据输入
.HIGH_PERFORMANCE_MODE(FALSE), // 性能模式设置，高精度或低功耗
.IDELAY_TYPE(FIXED), // 固定延迟类型、动态延迟类型等选项之一
.IDELAY_VALUE(0), // 初始设定的延迟值（范围：0-31）
.PIPE_SEL(FALSE), // 管道模式选择，假或真
.REFCLK_FREQUENCY(200.0) // 输入时钟频率单位为MHz (例如：190到210)
) IDELAYE2_inst (
.CNTVALUEOUT(CNTVALUEOUT), // 输出计数值信号
.DATAOUT(DATAOUT), // 延迟后的数据输出端口
.C(C), // 时钟输入
.CE(CE), // 使能增量/减量的控制信号
.CINVCTRL(CINVCTRL), // 动态时钟反相控件
.CNTVALUEIN(CNTVALUEIN), // 计数值输入，用于动态设定延迟值
.DATAIN(DATAIN), // 内部数据源输入端口
.IDATAIN(IDATAIN), // I/O接口的数据输入信号
.INC(INC), // 增量/减量控制信号
.LD(LD), // 负载延迟值的使能信号
.LDPIPEEN(LDPIPEEN), // 管道加载数据使能端口
.REGRST(REGRST) // 寄存器复位输入，高电平有效
);
```
通过以上步骤和代码实例化IDELAY元件后，设计者可以根据具体需求对其进行配置调整以满足特定的时间序要求。
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