本文档为2023年南京邮电大学学生完成的VHDL软件设计课程实验报告，详细记录了实验目的、步骤及结果分析。
2023年南京邮电大学软件设计VHDL实验报告
一、实验目的
本次实验的目的是掌握组合逻辑电路中的译码器设计原理，并能运用 VHDL 语言来实现一个 2-4 译码器的设计。通过这次实验，学生将学会使用 VHDL 编程语言进行数字电路的设计并理解译码器的工作机制。
二、实验设备
本次实验所需的主要工具包括微型计算机和 EDA-VHDL 开发软件。其中，微型计算机用于设计与模拟数字逻辑电路；EDA-VHDL 软件则用来编写及仿真 VHDL 代码。
三、实验名称
本实验的标题为“2-4译码器”。它的目标是创建一个能够接收两个二进制输入信号A和B，并生成四个输出Y3, Y2, Y1, Y0 的电路。该设计还包括了一个使能端EN，它控制着整个解码过程。
四、题目描述
实验的主要任务在于构建上述提到的2-4译码器模型。此装置需响应两个输入参数A和B，并在接收到有效信号时输出相应的四位二进制编码序列Y3, Y2, Y1, Y0 。此外，还必须具备一个使能端EN来控制电路的行为。
五、系统分析
1. 原理图：设计过程中需参考译码器的原理图以理解其内部构造和工作方式。
2. 设计算法：基于逻辑关系表（真值表）制定详细的VHDL编程策略，从而实现对输入信号A, B进行正确的编码输出。
六、关键点
1. 使能端EN的作用是在特定条件下决定译码器是否激活其功能；当EN=0时执行常规的解码操作；而当EN=1时，则强制所有输出为高电平（逻辑“1”）。
2. VHDL语言：这是一种用于描述硬件电路行为的语言，适用于数字系统的设计与验证。
七、实验结果
本次实验成功地构建了一个满足上述要求的2-4译码器。该装置能够根据输入信号A, B生成正确的四位二进制输出，并且在使能端EN为0时正常工作，在EN=1的情况下则保持所有输出处于激活状态（逻辑“1”）。
八、结论
通过此次实验，我们不仅掌握了组合逻辑电路中译码器的设计方法，还熟悉了使用VHDL语言进行数字硬件设计的基本技能。这进一步提升了我们在实际工程项目中的应用能力以及对复杂系统架构的理解水平。
九、参考资料
[1] 张顺兴，《数字电路与系统设计》，东南大学出版社, 2023.
[2] 苗丽华，《VHDL 数字电路设计教程》，人民邮电出版社，2023.
[3] 杨晓慧 & 杨永健，《基于 FPGA 的 EDA/SOPC 技术与 VHDL》国防工业出版社, 2023.
[4] Peter J. Ashenden，《The VHDL Cookbook》，University of Adelaide South Australia, July 1990.
5星
