Vivado在线调试文档.doc

简介：
本文档为《Vivado在线调试指南》，旨在提供详细的步骤和技巧，帮助工程师利用Xilinx Vivado工具进行高效、精确的设计调试。 在 FPGA 开发过程中，调试是不可或缺的一环，尤其是在使用 Vivado 2017.2 这样的集成开发环境时。Vivado 提供了强大的在线调试功能，帮助开发者深入理解设计行为、定位问题并优化设计。以下是关于 Vivado 在线调试过程的详细说明： 1. **查看电路网表**： - 在完成综合（Synthesis）步骤后，可以在 Vivado 中查看到基于硬件描述语言（HDL）的设计原理图，这有助于理解逻辑结构。 - 通过 RTL 分析（RTL Analysis）schematic 可以帮助开发者理解设计的寄存器传输级（RTL）逻辑。 2. **设置调试信号**： - 在综合步骤中，可以通过 set up debug 功能插入调试核心（Debug Core）。如果设计跨越了不同的时钟域，则可能需要在每个时钟域内都插入一个调试核心。 - 添加需要观察的调试信号，可以在代码中标记 `(* mark_debug = true *)` 来确保 Vivado 在生成 Debug Core 时包含这些信号。 3. **行为仿真与综合**： - 确保设计的行为仿真正确是进行有效调试的基础。点击 Run Synthesis 进行综合，在综合成功后，选择 Open Synthesized Design。 - 可以在 IO Ports 界面配置引脚，并通过指定 Package Pin 来适应实际硬件需求。 4. **实现设计与配置**： - 生成实现设计（Implemented design）需要运行 Implementation。随后点击 Generate Bitstream 创建用于下载到 FPGA 的位流文件。 - 打开 Hardware Manager，自动连接至目标 FPGA 设备，并通过 Program Device 下载位流文件。 5. **在线调试**： - 在此阶段可以选择希望观察的信号，以便在调试过程中查看其变化情况。 - 设置触发条件：在 Debug Probes -> Trigger Setup 窗口中定义触发条件，在特定事件发生时暂停仿真以分析关键状态。 - 使用键盘快捷键（Ctrl + 鼠标滚轮）放大或缩小信号视图，以便更清晰地观察细节。 6. **解决常见问题**： - 如果在代码中加入 `(* mark_debug = true *)` 后仍找不到信号，则可能需要重新加载设计，并再次运行 Implementation 和 Set Up Debug。这样通常可以在调试界面中找到相关信号。 7. **烧写与连接**： - 在硬件经理中选择 Auto Connect，确保 FPGA 与计算机之间的通信畅通无阻。 - 执行 Program Device 操作以将生成的位流文件下载到 FPGA 中，使设计能够在硬件上运行。 通过以上步骤，开发者能够全面地调试 Vivado 中的 FPGA 设计。从行为仿真到硬件实现再到在线调试，确保设计的功能正确性并能有效地解决可能出现的问题。这种调试流程对于 FPGA 开发者来说是非常关键的，因为它提供了对设计内部工作原理的深入了解。