本项目旨在设计并实现一个基于FPGA技术的流水灯控制系统。通过编程使灯光按照设定模式流动变化，展示了硬件描述语言的应用及FPGA开发流程。
使用Verilog语言实现流水灯从左到右的控制过程包括PLL（相位锁定环）生成所需时钟信号、time_en模块产生计数使能信号以及water_led模块用于点亮LED灯的过程。整个系统通过合理的连线来完成各个部分的功能协同工作，具体步骤如下：
1. PLL：首先使用PLL模块从外部输入频率较低的基准时钟中提取出更高精度和稳定度的时钟信号供后续电路使用。
2. time_en：time_en模块接收来自PLL输出端口的高稳定性时钟，并在此基础上生成计数使能信号。该信号用于触发LED灯闪烁序列中的每个阶段，确保整个流水灯效果按照预设时间节奏进行变化。
3. water_led：water_led部分负责控制具体点亮哪一盏LED灯以及灯光显示的状态（亮/灭）。通过接收time_en模块发送过来的计数使能脉冲信号来决定当前应该激活哪一个或几个LED。
在整个设计过程中，需要合理规划各个组件之间的连接关系及逻辑表达式，确保流水灯能够按照从左至右顺序依次点亮并逐渐移向右侧。这不仅涉及到硬件描述语言Verilog的基础语法学习与实践应用，还要求对数字系统时序控制有深入理解。
5星
